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Datasheet > 转换器 > 数模转换器> AD5303BRU-REEL7
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AD5303BRU-REEL7

更新时间： 2024-01-07 20:15:14
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管
页数 文件大小 规格书
28页 464K
描述
2.5 V to 5.5 V, 230 μA, Dual Rail-to-Rail Voltage Output 8-/10-/12-Bit DACs

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AD5303BRU-REEL7 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：MO-153AB, TSSOP-16
针数：16Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.76Is Samacsys：N
最大模拟输出电压：5.499 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：R-PDSO-G16
JESD-609代码：e0长度：5 mm
最大线性误差 (EL)：0.1953%湿度敏感等级：1
位数：8功能数量：1
端子数量：16最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：240电源：2.5/5.5 V
认证状态：Not Qualified座面最大高度：1.2 mm
标称安定时间 (tstl)：6 µs子类别：Other Converters
最大压摆率：0.4 mA标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

AD5303BRU-REEL7 数据手册

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AD5303/AD5313/AD5323  
AC CHARACTERISTICS1  
VDD = 2.5 V to 5.5 V; RL = 2 kΩ to GND; CL = 200 pF to GND; all specifications TMIN to TMAX, unless otherwise noted.  
Table 2.  
A, B Version3  
Parameter2  
Unit  
Conditions/Comments  
Min  
Typ  
Max  
Output Voltage Settling Time  
VREF = VDD = 5 V  
AD5303  
AD5313  
AD5323  
ꢀ
7
8
8
9
10  
μs  
μs  
μs  
¼ scale to ¾ scale change (0x40 to 0xc0)  
¼ scale to ¾ scale change (0x100 to 0x300)  
¼ scale to ¾ scale change (0x400 to 0xc00)  
Slew Rate  
Major-Code Transition Glitch Energy  
0.7  
12  
V/μs  
nV-s  
1 LSB change around major carry  
(011 . . . 11 to 100 . . . 00)  
Digital Feedthrough  
Analog Crosstalk  
DAC-to-DAC Crosstalk  
Multiplying Bandwidth  
Total Harmonic Distortion  
0.10  
0.01  
0.01  
200  
−70  
nV-s  
nV-s  
nV-s  
kHz  
dB  
VREF = 2 V 0.1 V p-p, unbuffered mode  
VREF = 2.5 V 0.1 V p-p, frequency = 10 kHz  
1 Guaranteed by design and characterization, not production tested.  
2 See the Terminology section.  
3 Temperature range for Version A and Version B: −40°C to +105°C.  
TIMING CHARACTERISTICS  
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 3.  
Limit at TMIN, TMAX  
Parameter1, 2, 3  
Unit  
Conditions/Comments  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK rising edge setup time  
Data setup time  
(A, B Version)  
t1  
t2  
t3  
t4  
t5  
tꢀ  
t7  
t8  
t9  
t10  
t11  
33  
13  
13  
0
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns min  
ns min  
5
4.5  
0
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time  
LDAC pulse width  
100  
20  
20  
20  
5
SCLK falling edge to LDAC rising edge  
CLR pulse width  
4, 5  
t12  
SCLK falling edge to SDO invalid  
SCLK falling edge to SDO valid  
SCLK falling edge to SYNC rising edge  
SYNC rising edge to SCLK rising edge  
4, 5  
t13  
5
20  
0
t14  
5
t15  
10  
1 Guaranteed by design and characterization, not production tested.  
2 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3 See Figure 4 and Figure 5.  
4 These are measured with the load circuit of Figure 4.  
5 Daisy-chain mode only (see Figure 47).  
Rev. B | Page ꢀ of 28  
 
 
 
 
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