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AD526SD/883B

更新时间： 2024-02-25 18:04:49
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亚德诺 - ADI 放大器
页数 文件大小 规格书
14页 447K
描述
Software Programmable Gain Amplifier

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AD526SD/883B 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.33.00.01
风险等级：5.19放大器类型：INSTRUMENTATION AMPLIFIER
最大平均偏置电流 (IIB)：0.00015 µA标称带宽 (3dB)：4 MHz
最大输入失调电压：500 µVJESD-30 代码：R-GDIP-T16
JESD-609代码：e0长度：20.32 mm
负供电电压上限：-18 V标称负供电电压 (Vsup)：-15 V
最大非线性：0.001%功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT APPLICABLE电源：+-15 V
认证状态：Not Qualified筛选级别：38535Q/M;38534H;883B
座面最大高度：3.553 mm标称压摆率：24 V/us
子类别：Instrumentation Amplifier最大压摆率：14 mA
供电电压上限：18 V标称供电电压 (Vsup)：15 V
表面贴装：NO技术：BIPOLAR
温度等级：MILITARY端子面层：Tin/Lead (Sn63Pb37)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT APPLICABLE
最大电压增益：16最小电压增益：1
标称电压增益：16宽度：7.62 mm
Base Number Matches：1

AD526SD/883B 数据手册

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AD526  
TIMING AND CONTROL  
Table I. Logic Input Truth Table  
DIGITAL FEEDTHROUGH  
With either CS or CLK or both held high, the AD526 gain state  
will remain constant regardless of the transitions at the A0, A1,  
A2 or B inputs. However, high speed logic transitions will un-  
avoidably feed through to the analog circuitry within the AD526  
causing spikes to occur at the signal output.  
Gain Code  
Control  
Condition  
Gain  
A2 A1 A0 B CLK (CS = 0)  
Condition  
X
0
0
0
0
1
X
X
0
0
0
0
1
X
0
0
1
1
X
X
X
0
0
1
X
0
1
0
1
X
X
X
0
1
0
X
1
1
1
1
1
0
0
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
Previous State Latched  
This feedthrough effect can be completely eliminated by operat-  
ing the AD526 in the transparent mode and latching the gain  
code in an external bank of latches (Figure 36).  
1
2
4
8
16  
1
Transparent  
Transparent  
Transparent  
Transparent  
Transparent  
Transparent  
Latched  
To operate the AD526 using serial inputs, the configuration  
shown in Figure 36 can be used with the 74LS174 replaced by a  
serial-in/parallel-out latch, such as the 54LS594.  
1
A1  
A0  
A2  
B
+5V  
1
Latched  
2
4
Latched  
Latched  
1␮F  
TIMING  
SIGNAL  
74LS174  
1
X
1
X
8
Latched  
16  
Latched  
+V  
S
NOTE: X = Don’t Care.  
0.1␮F  
The specifications on page 3, in combination with Figure 35,  
give the timing requirements for loading new gain codes.  
OUT  
FORCE  
9
16  
15  
14  
13  
12  
11  
B
10  
A1 A0  
CS CLK A2  
LOGIC AND LATCHES  
GAIN CODE  
VALID DATA  
INPUTS  
16  
8
4
2
1
T
C
V
OUT  
GAIN NETWORK  
CLK OR CS  
–
+
T
T
H
S
AD526  
T
T
T
= MINIMUM CLOCK CYCLE NOTE: THRESHOLD LEVEL FOR  
C
S
H
1
2
3
4
5
6
7
8
OUT  
SENSE  
GAIN CODE, CS, AND CLK IS 1.4V.  
= DATA SETUP TIME  
= DATA HOLD TIME  
0.1␮F  
V
IN  
Figure 35. AD526 Timing  
–V  
S
Figure 36. Using an External Latch to Minimize Digital  
Feedthrough  
–9–  
REV. D  
1...6789101112...14

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型号 品牌 描述 获取价格 数据表
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