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AD5172BRMZ50

更新时间： 2024-01-10 07:48:19
品牌 Logo 应用领域
亚德诺 - ADI 光电二极管转换器电阻器
页数 文件大小 规格书
28页 826K
描述
256-Position, One-Time Programmable, Dual Channel, I<sup>2</sup>C Digital Potentiometer

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AD5172BRMZ50 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.25
其他特性：IT CAN ALSO OPERATE FROM 5 V NOMINAL SUPPLY标称带宽：0.1 kHz
控制接口：2-WIRE SERIAL转换器类型：DIGITAL POTENTIOMETER
JESD-30 代码：S-PDSO-G10JESD-609代码：e3
长度：3 mm湿度敏感等级：1
功能数量：2位置数：256
端子数量：10最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP10,.19,20
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified电阻定律：LINEAR
最大电阻容差：20%最大电阻器端电压：5.5 V
最小电阻器端电压：座面最大高度：1.1 mm
子类别：Digital Potentiometers标称供电电压：3 V
表面贴装：YES标称温度系数：35 ppm/ °C
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
标称总电阻：50000 Ω宽度：3 mm
Base Number Matches：1

AD5172BRMZ50 数据手册

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Data Sheet  
AD5172/AD5173  
TIMING CHARACTERISTICS  
VDD = 5 V ꢀ1%, or 3 V ꢀ1%ꢁ VA = VDDꢁ VB = 1 Vꢁ −41°C < TA < +ꢀ25°Cꢁ unless otherwise noted.  
Table 3.  
Parameter  
I2C INTERFACE TIMING CHARACTERISTICS1  
Symbol  
Conditions  
Min  
Typ  
Max  
Unit  
SCL Clock Frequency  
Bus-Free Time Between Stop and Start, tBUF  
Hold Time (Repeated Start), tHD;STA  
fSCL  
t1  
t2  
400  
kHz  
μs  
μs  
1.3  
0.6  
After this period, the first clock  
pulse is generated.  
Low Period of SCL Clock, tLOW  
High Period of SCL Clock, tHIGH  
t3  
t4  
t5  
t6  
t7  
t8  
t9  
t10  
t11  
1.3  
0.6  
0.6  
μs  
μs  
μs  
μs  
ns  
ns  
ns  
μs  
ms  
Setup Time for Repeated Start Condition, tSU;STA  
2
Data Hold Time, tHD;DAT  
0.9  
Data Setup Time, tSU;DAT  
100  
0.6  
Fall Time of Both SDA and SCL Signals, tF  
Rise Time of Both SDA and SCL Signals, tR  
Setup Time for Stop Condition, tSU;STO  
OTP Program Time  
300  
300  
400  
1 See the timing diagrams for the locations of measured values (that is, see Figure 3 and Figure 48 to Figure 51).  
2 The maximum tHD;DAT has to be met only if the device does not stretch the low period (tLOW) of the SCL signal.  
Timing Diagram  
t2  
t8  
t6  
t9  
SCL  
t10  
t4  
t7  
t5  
t2  
t3  
t9  
t8  
SDA  
t1  
P
S
S
P
Figure 3. I2C Interface Detailed Timing Diagram  
Rev. I | Page 7 of 28  
 
 
 
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