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AD5044BRUZ

更新时间： 2024-01-27 14:40:41
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
28页 1271K
描述
Fully Accurate, 12-/14-/16-Bit VOUT nanoDAC, Quad, SPI Interface, 4.5 V to 5.5 V in TSSOP

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AD5044BRUZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.83
Samacsys Description：14BIT Digital-to-Analog Converters (DAC)最大模拟输出电压：5.5 V
最小模拟输出电压：转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：5 mm最大线性误差 (EL)：0.0061%
湿度敏感等级：1位数：14
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3/5 V认证状态：Not Qualified
座面最大高度：1.2 mm标称安定时间 (tstl)：10.7 µs
子类别：Other Converters最大压摆率：6 mA
标称供电电压：5 V表面贴装：YES
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mm

AD5044BRUZ 数据手册

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AD5024/AD5044/AD5064  
TIMING CHARACTERISTICS  
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 2.  
VDD = 4.5 V to 5.5 V. All specifications TMIN to TMAX, unless otherwise noted.  
Table 4.  
Limit at TMIN, TMAX  
VDD = 4.5 V to 5.5 V  
;
Parameter1  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
tꢀ  
t8  
20  
10  
10  
16.5  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ꢁs min  
ꢁs min  
ns min  
ns min  
ns min  
ns min  
ns min  
ꢁs min  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge setup time  
Data setup time  
5
0
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time (single channel update)  
Minimum SYNC high time (all channel update)  
SYNC rising edge to SCLK fall ignore  
LDAC pulse width low  
1.9  
10.5  
1ꢀ  
20  
20  
10  
10  
10.6  
t9  
t10  
t11  
t12  
t13  
t14  
SCLK falling edge to LDAC rising edge  
CLR pulse width low  
SCLK falling edge to LDAC falling edge  
CLR pulse activation time  
1 Guaranteed by design and characterization; not production tested.  
t1  
t9  
SCLK  
t2  
t8  
t3  
t4  
t7  
SYNC  
t6  
t5  
DIN  
1
DB23  
DB0  
t13  
t10  
LDAC  
t11  
2
LDAC  
t12  
CLR  
t14  
V
OUT  
1
2
ASYNCHRONOUS LDAC UPDATE MODE.  
SYNCHRONOUS LDAC UPDATE MODE.  
Figure 2. Serial Write Operation  
Rev. 0 | Page 6 of 28  
 
 
1...3456789...28

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型号 品牌 描述 获取价格 数据表
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