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AD1938YSTZRL

更新时间： 2024-02-28 12:55:48

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亚德诺 - ADI		解码器转换器数模转换器编解码器
页数	文件大小	规格书
32页	562K
描述
4 ADC/8 DAC with PLL, 192 kHz, 24-Bit CODEC

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技术参数
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AD1938YSTZRL 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	LFQFP,	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.36
其他特性：	WITH PROGRAMMABLE PLL	最大模拟输出电压：	2.48 V
最小模拟输出电压：	-2.48 V	转换器类型：	D/A CONVERTER
输入位码：	BINARY	输入格式：	SERIAL
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e3
长度：	7 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	48
最高工作温度：	105 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.6 mm	标称供电电压：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	7 mm
Base Number Matches：	1

AD1938YSTZRL 数据手册

AD1938

Parameter

Condition

Comments

Min

Max Unit

SPI PORT

See Figure 11

t_CCH

t_CCL

CCLK high

CCLK low

f_CCLK

t_CDS

t_CDH

t_CLS

CCLK frequency

CDATA setup

CDATA hold

CLATCH setup

CLATCH hold

CLATCH high

COUT enable

COUT delay

COUT hold

MHz

To CCLK rising

From CCLK rising

To CCLK rising

t_CLH

From CCLK falling

t_CLH

t_COE

t_COD

t_COH

From CCLK falling

t_COTS

COUT tri-state

From CCLK falling

DAC SERIAL PORT

See Figure 24

t_DBH

t_DBL

t_DLS

t_DLH

t_DLS

t_DDS

t_DDH

DBCLK high

DBCLK low

Slave mode

−8

DLRCLK setup

DLRCLK hold

DLRCLK skew

DSDATA setup

DSDATA hold

To DBCLK rising, slave mode

From DBCLK rising, slave mode

From DBCLK falling, master mode

To DBCLK rising

From DBCLK rising

See Figure 25

ADC SERIAL PORT

t_ABH

t_ABL

t_ALS

t_ALH

t_ALS

t_ABDD

ABCLK high

ABCLK low

ALRCLK setup

ALRCLK hold

ALRCLK skew

ASDATA delay

Slave mode

To ABCLK rising, slave mode

From ABCLK rising, slave mode

From ABCLK falling, master mode

From ABCLK falling

−8

AUXILIARY INTERFACE

t_AXDS

t_AXDH

t_DXDD

t_XBH

t_XBL

t_DLS

AAUXDATA setup

AAUXDATA hold

DAUXDATA delay

AUXBCLK high

AUXBCLK low

To AUXBCLK rising

From AUXBCLK rising

From AUXBCLK falling

AUXLRCLK setup

AUXLRCLK hold

To AUXBCLK rising

From AUXBCLK rising

t_DLH

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