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AD1883JCPZ-RL

更新时间： 2024-01-07 13:22:37
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器
页数 文件大小 规格书
20页 281K
描述
High Definition Audio SoundMAX Codec

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AD1883JCPZ-RL 技术参数

生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN,针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
其他特性：IT ALSO REQUIRES 2.97V TO 3.63V DIGITAL SUPPLY商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-XQCC-N48长度：7 mm
功能数量：1端子数量：48
最高工作温度：70 °C最低工作温度：
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压 (Vsup)：3.46 V最小供电电压 (Vsup)：3.13 V
表面贴装：YES温度等级：COMMERCIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：7 mm
Base Number Matches：1

AD1883JCPZ-RL 数据手册

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AD1883  
Parameter  
Min  
Typ  
Max  
Unit  
MICROPHONE BIAS  
MIC_BIAS-B, MIC_BIAS-C  
MIC_BIAS_IN (Pin 33) = 5 V or 3.3 V  
VREF Setting = High-Z  
REF Setting = 0 V  
VREF Setting = 50%  
High-Z  
0
1.65  
3.7  
3.9  
2.86  
3.0  
V
V dc  
V dc  
V dc  
V dc  
V dc  
V dc  
MIC_BIAS_IN (Pin 33) = 5 V  
MIC_BIAS_IN (Pin 33) = 3.3 V  
V
V
REF Setting = 80%  
REF Setting = 100%  
VREF Setting = 80%  
REF Setting = 100%  
V
MIC_BIAS-E (When Enabled as BIAS)  
VREF Setting = High-Z  
VREF Setting = 0 V  
High-Z  
0
V dc  
V dc  
V dc  
V dc  
V
REF Setting = 50%  
VREF Setting = 80%  
REF Setting = 100%  
1.65  
2.86  
3.0  
V
Output Drive Current  
GPIO 0  
VREF Setting = 50%, 80%, or 100%  
1.6  
mA  
Input Signal High (VIH)  
Input Signal Low (VIL)  
Output Signal High (VOH  
Output Signal Low (VOL)  
DVIO × 0.60  
0
DVIO × 0.72  
0
DVIO  
DVIO × 0.24  
DVIO  
V
V
V
V
)
IOUT = –500 μA  
IOUT = +1500 μA  
DVIO × 0.10  
Input Leakage Current (Signal High) (IIH)  
Input Leakage Current (Signal Low) (IIL)  
GPIO 1 and GPIO 2  
150  
–50  
nA  
μA  
Input Signal High (VIH)  
AVDD × 0.60  
AVDD  
V
Input Signal Low (VIL)  
Output Signal High (VOH  
Output Signal Low (VOL)  
0
AVDD × 0.24  
AVDD  
AVDD × 0.10  
V
V
V
)
IOUT = –500 μA  
IOUT = +1500 μA  
AVDD × 0.72  
0
Input Leakage Current (Signal High) (IIH)  
Input Leakage Current (Signal Low) (IIL)  
150  
–50  
nA  
μA  
DM Clock  
Output Signal High (VOH  
Output Signal Low (VOL)  
DM_1/2 and DM_2  
)
IOUT = –500 μA  
IOUT = +1500 μA  
AVDD × 0.72  
0
AVDD  
AVDD × 0.10  
V
V
Input Signal High (VIH)  
Input Signal Low (VIL)  
AVDD × 0.60  
0
AVDD  
AVDD × 0.24  
V
V
Input Leakage Current (Signal High) (IIH)  
Input Leakage Current (Signal Low) (IIL)  
–150  
–50  
nA  
nA  
S/PDIF_Out  
Input Signal High (VIH)  
Input Signal Low (VIL)  
Output Signal High (VOH  
Output Signal Low (VOL)  
DVIO × 0.60  
0
DVIO × 0.72  
0
DVIO  
DVIO × 0.24  
DVIO  
V
V
V
V
)
IOUT = –500 μA  
IOUT = +1500 μA  
DVIO × 0.10  
Input Leakage Current (Signal High) (IIH)  
Input Leakage Current (Signal Low) (IIL)  
150  
–50  
nA  
μA  
Rev. 0  
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April 2008  
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