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AD1870ARZ

更新时间： 2024-02-12 01:16:09
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 光电二极管转换器
页数 文件大小 规格书
21页 980K
描述
2-CH 16-BIT DELTA-SIGMA ADC, SERIAL ACCESS, PDSO28, PLASTIC, SOIC-28

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AD1870ARZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP28,.4针数：28
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
最大模拟输入电压：3.74 V最小模拟输入电压：0.76 V
转换器类型：ADC, DELTA-SIGMAJESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：17.9 mm
湿度敏感等级：1模拟输入通道数量：2
位数：16功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：-40 °C输出位码：2'S COMPLEMENT BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP28,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified采样并保持/跟踪并保持：SAMPLE
座面最大高度：2.65 mm子类别：Analog to Digital Converters
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：7.5 mm

AD1870ARZ 数据手册

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AD1870  
DIGITAL I/O  
Min  
2.4  
Typ  
Max  
Unit  
Input Voltage HI (VIH)  
Input Voltage LO (VIL)  
Input Leakage (IIH @ VIH = 5 V)  
Input Leakage (IIL @ VIL = 0 V)  
Output Voltage HI (VOH @ IOH = –2 mA)  
Output Voltage LO (VOL @ IOL = 2 mA)  
Input Capacitance  
V
V
µA  
µA  
V
V
pF  
0.8  
10  
10  
2.4  
0.4  
15  
DIGITAL TIMING (Guaranteed over –40°C to +85°C, DVDD = AVDD = 5 V 5%. Refer to Figures 17–19.)  
Min  
Typ  
Max  
Unit  
tCLKIN  
fCLKIN  
tCPWL  
tCPWH  
tRPWL  
tBPWL  
tBPWH  
CLKIN Period  
48  
1.28  
15  
15  
50  
15  
15  
81  
12.288  
780  
20.48  
ns  
MHz  
ns  
ns  
ns  
ns  
ns  
CLKIN Frequency (1/tCLKIN  
CLKIN LO Pulsewidth  
CLKIN HI Pulsewidth  
RESET LO Pulsewidth  
BCLK LO Pulsewidth  
BCLK HI Pulsewidth  
)
tDLYCKB  
tDLYBLR  
tDLYBWR  
tDLYBWF  
tDLYDT  
tSETLRBS  
tDLYLRDT  
CLKIN Rise to BCLK Xmit (Master Mode)  
BCLK Xmit to LRCK Transition (Master Mode)  
BCLK Xmit to WCLK Rise  
15  
15  
10  
10  
10  
ns  
ns  
ns  
ns  
ns  
ns  
BCLK Xmit to WCLK Fall  
BCLK Xmit to DATA/TAG Valid (Master Mode)  
LRCK Setup to BCLK Sample (Slave Mode)  
LRCK Transition to DATA/TAG Valid (Slave Mode)  
No MSB Delay Mode (for MSB Only)  
WCLK Setup to BCLK Sample (Slave Mode)  
Data Position Controlled by WCLK Input Mode  
BCLK Xmit to DATA/TAG Valid (Slave Mode)  
All Bits Except MSB in No MSB Delay Mode  
All Bits in MSB Delay Mode  
10  
10  
40  
ns  
ns  
tSETWBS  
tDLYBDT  
40  
ns  
POWER  
Min  
Typ  
Max  
Unit  
Supplies  
Voltage, Analog and Digital  
4.75  
5
5.25  
V
Analog Current  
Analog Current–Power-Down (CLKIN Running)  
Digital Current  
Digital Current–Power-Down (CLKIN Running)  
Dissipation  
43  
25  
9.3  
50  
52  
mA  
µA  
mA  
µA  
12  
Operation–Both Supplies  
Operation–Analog Supply  
Operation–Digital Supply  
Power-Down–Both Supplies (CLKIN Running)  
Power-Down–Both Supplies (CLKIN Not Running)  
Power Supply Rejection (See TPC 5)  
1 kHz 300 mV p-p Signal at Analog Supply Pins  
20 kHz 300 mV p-p Signal at Analog Supply Pins  
Stop Band (>0.55 × fS)—any 300 mV p-p Signal  
263  
216  
47  
375  
375  
315  
260  
55  
mW  
mW  
mW  
µW  
µW  
90  
68  
110  
dB  
dB  
dB  
REV. A  
–3–  
1234567...21

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型号 品牌 描述 获取价格 数据表
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