AD1854JRSZRL

更新时间： 2024-01-16 17:13:35

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亚德诺 - ADI		/
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12页	381K
描述
Stereo, 96 kHz, Multibit Sigma-Delta DAC

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AD1854JRSZRL 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	End Of Life	零件包装代码：	SSOP
包装说明：	SSOP-28	针数：	28
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.57
最大模拟输出电压：	2.8 V	最小模拟输出电压：	-2.8 V
转换器类型：	D/A CONVERTER	输入位码：	2'S COMPLEMENT
输入格式：	SERIAL	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	10.2 mm
湿度敏感等级：	1	位数：	24
功能数量：	2	端子数量：	28
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	SSOP28,.3	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	2 mm	子类别：	Other Converters
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	5.3 mm
Base Number Matches：	1

AD1854JRSZRL 数据手册

AD1854

Timing Diagrams

minimum setup time is t_DDSand the minimum serial data hold

The serial data port timing is shown in Figures 9 and 10. The

minimum bit clock HI pulsewidth is t_DBHand the minimum bit

clock LO pulsewidth is t_DBL. The minimum bit clock period is

t_DBP. The left/right clock minimum setup time is t_DLSand the

left/right clock minimum hold time is t_DLH. The serial data

time is t_DDH

The power-down/reset timing is shown in Figure 11. The mini-

mum reset LO pulse width is t_PDRP(four MCLK periods) to

accomplish a successful AD1854 reset operation.

t_DBH

t_DBP

BCLK

t_DBL

t_DLS

L/RCLK

t_DDS

SDATA

LEFT-JUSTIFIED

MODE

MSB

t_DDH

MSB-1

t_DDS

MSB

t_DDH

SDATA

I S-JUSTIFIED

MODE

t_DDS

LSB

t_DDH

t_DDS

MSB

t_DDH

SDATA

RIGHT-JUSTIFIED

MODE

Figure 9. Serial Data Port Timing

t_DBH

t_DBP

BCLK

t_DBL

t_DLS

t_DLH

L/RCLK

t_DDS

MSB

t_DDH

SDATA

LEFT-JUSTIFIED

DSP SERIAL

MSB-1

PORT STYLE MODE

Figure 10. Serial Data Port Timing–DSP Serial Port Style Mode

t_DMH

t_DMP

MCLK

t_DML

PD/RST

t_PDRP

Figure 11. Power-Down/Reset Timing

REV. A

–9–

1...6 7 8910 11 12

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型号	品牌	描述	获取价格	数据表
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