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AD1833AST-REEL

更新时间： 2024-02-04 14:10:33
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 输入元件转换器
页数 文件大小 规格书
21页 1206K
描述
SERIAL INPUT LOADING, 24-BIT DAC, PQFP48, PLASTIC, MS-026BBC, LQFP-48

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AD1833AST-REEL 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：unknown风险等级：5.77
转换器类型：D/A CONVERTER输入位码：2'S COMPLEMENT
输入格式：SERIALJESD-30 代码：S-PQFP-G48
JESD-609代码：e0长度：7 mm
湿度敏感等级：NOT SPECIFIED位数：24
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：COMMERCIAL
座面最大高度：1.6 mm标称供电电压：5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
Base Number Matches：1

AD1833AST-REEL 数据手册

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AD1833  
PIN CONFIGURATION  
48 47 46 45 44 43 42 41 40 39 38 37  
1
2
OUTLP1  
OUTLN1  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
OUTRP1  
OUTRN1  
PIN 1  
IDENTIFIER  
3
AV  
DD  
AV  
DD  
AGND  
AGND  
AGND  
DGND  
AV  
DD  
AV  
DD  
AGND  
AGND  
AGND  
DGND  
4
5
AD1833  
TOP VIEW  
(Not to Scale)  
6
7
8
9
DV  
DV  
DD1  
DD2  
10  
11  
12  
ZEROA  
ZERO3R  
ZERO3L  
RESET  
ZERO1L  
ZERO1R  
13 14 15 16 17 18 19 20 21 22 23 24  
PIN FUNCTION DESCRIPTIONS  
Description  
Pin No.  
Mnemonic IN/OUT  
1
2
OUTLP1  
OUTLN1  
AVDD  
O
O
DAC 1 Left Channel Positive Output.  
DAC 1 Left Channel Negative Output.  
Analog Supply.  
3, 4, 33, 34, 44  
5, 6, 7, 30, 31, 32, 41 AGND  
Analog Ground.  
8, 29  
9
DGND  
DVDD1  
Digital Ground.  
Digital Supply to Core Logic.  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
ZEROA  
ZERO3R  
ZERO3L  
ZERO2R  
CLATCH  
CDATA  
CCLK  
L/RCLK  
BCLK  
MCLK  
O
O
O
O
I
Flag to Indicate Zero Input on All Channels.  
Flag to Indicate Zero Input on Channel 3 Right.  
Flag to Indicate Zero Input on Channel 3 Left.  
Flag to Indicate Zero Input on Channel 2 Right.  
Latch Input for Control Data (SPI Port).  
Serial Control Data Input (SPI Port).  
Clock Input for Control Data (SPI Port).  
Left/Right Clock for DAC Data Input; FSTDM Output in TDM Master Mode.  
Bit Clock for DAC Data Input; BCLKTDM Output in TDM Master Mode.  
Master Clock Input.  
I
I
I/O  
I/O  
I
I
I/O  
SDIN1  
SDIN2  
Data Input for Channel 1 Left/Right (Data Stream Input in TDM and Packed Modes).  
Data Input for Channel 2 Left/Right (L/RCLK Output to Auxiliary DAC in  
TDM Mode).  
22  
23  
24  
25  
26  
27  
28  
35  
36  
37  
38  
39  
SDIN3  
SOUT  
ZERO2L  
ZERO1R  
ZERO1L  
RESET  
I/O  
O
O
O
O
I
Data Input for Channel 3 Left/Right (BCLK Output to Auxiliary DAC in TDM Mode).  
Auxiliary I2S Output (Available in TDM Mode).  
Flag to Indicate Zero Input on Channel 2 Left.  
Flag to Indicate Zero Input on Channel 1 Right.  
Flag to Indicate Zero Input on Channel 1 Left.  
Power-Down and Reset Control.  
Power Supply to Output Interface Logic.  
DAC 1 Right Channel Negative Output.  
DAC 1 Right Channel Positive Output.  
DAC 2 Right Channel Negative Output.  
DVDD2  
OUTRN1  
OUTRP1  
OUTRN2  
OUTRP2  
OUTRN3  
O
O
O
O
O
DAC 2 Right Channel Positive Output.  
DAC 3 Right Channel Negative Output.  
REV. A  
–6–  
1...45678910...21

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型号 品牌 描述 获取价格 数据表
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