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ACS8530T

更新时间： 2024-01-22 12:28:36
品牌 Logo 应用领域
商升特 - SEMTECH /
页数 文件大小 规格书
152页 1253K
描述
Synchronous Equipment Timing Source for Stratum 2/3E Systems

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ACS8530T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP, QFP100,.63SQ,20针数：100
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.4应用程序：SONET;SDH
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
长度：14 mm湿度敏感等级：3
功能数量：1端子数量：100
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP100,.63SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3.3,3.3/5 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Telecom ICs
最大压摆率：0.222 mA标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

ACS8530T 数据手册

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ACS8530 SETS  
ADVANCED COMMUNICATIONS  
Table 3 Other Pins (cont...)  
FINAL  
DATASHEET  
Pin Number  
54  
Symbol  
I/O  
Type  
Description  
I11  
I
TTLD  
Input Reference 11: Programmable, default (Master mode)  
1.544/2.048 MHz, default (Slave mode) 6.48 MHz.  
55  
I12  
I13  
I14  
I
I
I
I
TTLD  
TTLD  
TTLD  
TTLD  
Input Reference 12: Programmable, default 1.544/2.048 MHz.  
Input Reference 13: Programmable, default 1.544/2.048 MHz.  
Input Reference 14: Programmable, default 1.544/2.048 MHz.  
56  
57  
58 - 60  
UPSEL(2:0)  
Microprocessor select: Configures the interface for a particular  
microprocessor type at reset.  
63 - 69  
A(6:0)  
I
TTLD  
Microprocessor Interface Address: Address bus for the microprocessor  
interface registers. A(0) is SDI in Serial mode - output in EPROM mode  
only. A(1) is CLKE in serial mode.  
70  
71  
72  
73  
CSB  
WRB  
RDB  
ALE  
I
I
I
I
TTLU  
TTLU  
TTLU  
TTLD  
Chip Select (Active Low): This pin is asserted Low by the microprocessor  
to enable the microprocessor interface - output in EPROM mode only.  
Write (Active Low): This pin is asserted Low by the microprocessor to  
initiate a write cycle. In Motorola mode, WRB = 1 for Read.  
Read (Active Low): This pin is asserted Low by the microprocessor to  
initiate a read cycle.  
Address Latch Enable: This pin becomes the address latch enable from  
the microprocessor. When this pin transitions from High to Low, the  
address bus inputs are latched into the internal registers. ALE = SCLK in  
Serial mode.  
74  
PORB  
RDY  
I
TTLU  
TTL/CMOS  
TTLD  
Power-On Reset: Master reset. If PORB is forced Low, all internal states  
are reset back to default values.  
75  
O
Ready/Data Acknowledge: This pin is asserted High to indicate the  
device has completed a read or write operation.  
76 - 83  
AD(7:0)  
IO  
Address/Data: Multiplexed data/address bus depending on the  
microprocessor mode selection. AD(0) is SDO in Serial mode.  
88  
89  
90  
93  
94  
95  
TO1  
TO2  
TO3  
TO4  
TO5  
TO9  
O
O
O
O
O
O
TTL/CMOS  
TTL/CMOS  
TTL/CMOS  
TTL/CMOS  
TTL/CMOS  
TTL/CMOS  
Output Reference 1: Programmable, default 6.48 MHz.  
Output Reference 2: Programmable, default 38.88 MHz.  
Output Reference 3: Programmable, default 19.44 MHz.  
Output Reference 4: Programmable, default 38.88 MHz.  
Output Reference 5: Programmable, default 77.76 MHz.  
Output Reference 9: 1.544/2.048 MHz, as per ITU G.783 BITS  
requirements.  
99  
MSTSLVB  
SONSDHB  
I
I
TTLU  
TTLD  
Master/Slave Select: sets the state of the Master/Slave selection  
register, Reg. 34, Bit 1.  
100  
SONET or SDH Frequency Select: sets the initial power up state (or state  
after a PORB) of the SONET/SDH frequency selection registers, Reg. 34,  
Bit 2 and Reg. 38, Bit 5, Bit 6 and Reg. 64 Bit 4. When set Low, SDH  
rates are selected (2.048 MHz etc.) and when set High, SONET rates  
are selected (1.544 MHz etc.) The register states can be changed after  
power-up by software.  
Revision 3.02/November 2005 © Semtech Corp.  
Page7  
www.semtech.com  
1...45678910...152

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