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A6812XEP

更新时间： 2024-02-14 01:10:39
品牌 Logo 应用领域
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页数 文件大小 规格书
10页 179K
描述
DABiC-IV. 20-BIT SERIAL-INPUT. LATCHED SOURCE DRIVER

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A6812XEP 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：LEAD FREE, MS-013AE, SOIC-28
针数：28Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.83其他特性：CAN ALSO OPERATE WITH 5V LOGIC SUPPLY
数据输入模式：SERIAL显示模式：DOT MATRIX
接口集成电路类型：VACUUM FLUORESCENT DISPLAY DRIVERJESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：17.9 mm
湿度敏感等级：3复用显示功能：NO
功能数量：1区段数：20
端子数量：28最高工作温度：85 °C
最低工作温度：-20 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP28,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：3.3/5 V
认证状态：Not Qualified座面最大高度：2.65 mm
子类别：Display Drivers最大压摆率：6 mA
标称供电电压：3.3 V电源电压1-Nom：60 V
表面贴装：YES技术：CMOS
温度等级：OTHER端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：7.5 mm最小 fmax：10 MHz
Base Number Matches：1

A6812XEP 数据手册

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6812  
20-BIT SERIAL-INPUT,  
LATCHED SOURCE DRIVER  
TIMING REQUIREMENTS and SPECIFICATIONS  
(Logic Levels are VDD and Ground)  
C
50%  
B
CLOCK  
A
SERIAL  
DATA IN  
DATA  
50%  
t
p(CH-SQX)  
SERIAL  
DATA OUT  
DATA  
50%  
D
E
50%  
STROBE  
BLANKING  
LOW = ALL OUTPUTS ENABLED  
t
p(STH-QH)  
t
p(STH-QL)  
90%  
DATA  
OUT  
N
10%  
Dwg. WP-029  
HIGH = ALL OUTPUTS BLANKED (DISABLED)  
50%  
BLANKING  
t
dis(BQ)  
t
t
t
f
en(BQ)  
r
90%  
OUT  
N
DATA  
10%  
Dwg. WP-030  
data information towards the SERIAL DATA OUTPUT. The  
SERIAL DATA must appear at the input prior to the rising edge  
of the CLOCK input waveform.  
A. Data Active Time Before Clock Pulse  
(Data Set-Up Time), tsu(D) ...................................... 25 ns  
B. Data Active Time After Clock Pulse  
(Data Hold Time), th(D) ............................................ 25 ns  
C. Clock Pulse Width, tw(CH) ............................................ 50 ns  
Information present at any register is transferred to the  
respective latch when the STROBE is high (serial-to-parallel  
conversion). The latches will continue to accept new data as  
long as the STROBE is held high. Applications where the  
latches are bypassed (STROBE tied high) will require that the  
BLANKING input be high during serial data entry.  
D. Time Between Clock Activation and Strobe, tsu(C) .... 100 ns  
E. Strobe Pulse Width, tw(STH) .......................................... 50 ns  
NOTE – Timing is representative of a 10 MHz clock. Higher  
speeds may be attainable with increased supply voltage;  
operation at high temperatures will reduce the specified  
maximum clock frequency.  
When the BLANKING input is high, the output source  
drivers are disabled (OFF); the pnp active pull-down sink  
drivers are ON. The information stored in the latches is not  
affected by the BLANKING input. With the BLANKING input  
low, the outputs are controlled by the state of their respective  
latches.  
Serial Data present at the input is transferred to the shift  
register on the logic “0” to logic “1” transition of the CLOCK  
input pulse. On succeeding CLOCK pulses, the registers shift  
www.allegromicro.com  
12345678...10

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