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A43L3616AG-6F

更新时间： 2024-01-03 09:51:39

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联笙电子 - AMICC		动态存储器内存集成电路
页数	文件大小	规格书
41页	629K
描述
DRAM

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A43L3616AG-6F 技术参数

是否Rohs认证：	符合	生命周期：	Contact Manufacturer
包装说明：	VFBGA,	Reach Compliance Code：	unknown
风险等级：	5.84	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	S-PBGA-B54	长度：	8 mm
内存密度：	134217728 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	16	功能数量：	1
端口数量：	1	端子数量：	54
字数：	8388608 words	字数代码：	8000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8MX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	VFBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, VERY THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	座面最大高度：	1 mm
自我刷新：	YES	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	8 mm

A43L3616AG-6F 数据手册

A43L3616A Series

Decoupling Capacitance Guide Line

Recommended decoupling capacitance added to power line at board.

Parameter

Symbol

Value

Unit

Decoupling Capacitance between VDD and VSS

Decoupling Capacitance between VDDQ and VSSQ

CDC1

CDC2

0.1 + 0.01

μF

Note: 1. VDD and VDDQ pins are separated each other.

All VDD pins are connected in chip. All VDDQ pins are connected in chip.

2. VSS and VSSQ pins are separated each other

All VSS pins are connected in chip. All VSSQ pins are connected in chip.

DC Electrical Characteristics

(Recommended operating condition unless otherwise noted, TA = 0 to 70°C, -40°C to +85°C for industrial temperature range or

-40°C to +85°C for automotive temperature range)

Speed

Symbol

Parameter

Test Conditions

Unit Notes

-6

-7

-75

Operating Current

(One Bank Active)

Burst Length = 1

t^RC= tRC(min), tCC = tCC(min), IOL = 0mA

Icc1

Precharge Standby

Current in power-down

mode

Icc2 P

CKE = VIL(max), tCC = 10ns

CLK = V^IL(max), tCC = ∞

Icc2 PS

1.5

CKE = V^IH(min), CS = VIH(min), tCC = 10ns

Input signals are changed one time during 20ns

ICC2N

Precharge Standby

Current in non power-

down mode

CKE = V^IH(min), CLK = VIL(max), tCC = ∞

ICC2NS

ICC3N

Input signals are stable.

CKE = V^IH(min), CS = VIH(min), tCC = 10ns

Input signals are changed one time during 20ns

Active Standby current

in non power-down

mode (One Bank Active)

CKE = V^IH(min), CLK = VIL(max), tCC = ∞

Input signals are stable

ICC3NS

ICC3P

CKE = VIL(max), tcc=10ns

Active Standby current

in power-down mode

(One Bank Active)

ICC3PS

CKE & CLK = VIL(max), tcc= ∞

Operating Current

(Burst Mode)

I^OL= 0mA, Page Bust

All bank Activated, tCCD = tCCD (min)

120

100

ICC4

120

110

ICC5

ICC6

Refresh Current

tRC = tRC (min)

140

Self Refresh Current

CKE = 0.2V

Note: 1. Measured with outputs open. Addresses are changed only one time during tCC(min).

2. Refresh period is 64ms. Addresses are changed only one time during t^CC(min).

3. Unless otherwise noted, input swing IeveI is CMOS (V^IH/VIL=VDDQ/VSSQ).

PRELIMINARY (November, 2011, Version 0.8)

AMIC Technology, Corp.

1...4 5 678 9 10...41

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