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9LPRS545CFLFT

更新时间： 2024-01-08 17:21:50
品牌 Logo 应用领域
艾迪悌 - IDT 光电二极管外围集成电路
页数 文件大小 规格书
17页 215K
描述
Microprocessor Circuit, PDSO48, 0.300 INCH, MO-118, SSOP-48

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9LPRS545CFLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SSOP
包装说明：0.300 INCH, MO-118, SSOP-48针数：48
Reach Compliance Code：compliantHTS代码：8542.31.00.01
风险等级：5.63JESD-30 代码：R-PDSO-G48
JESD-609代码：e3长度：15.875 mm
端子数量：48最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：2.8 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：7.5 mm
uPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUITBase Number Matches：1

9LPRS545CFLFT 数据手册

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Integrated  
Circuit  
Systems, Inc.  
ICS9LPRS545  
Datasheet  
Electrical Characteristics - Input/Supply/Common Output DC Parameters  
PARAMETER  
Ambient Operating Temp  
Supply Voltage  
SYMBOL  
Tambient  
VDDxxx  
CONDITIONS  
-
Supply Voltage  
MIN  
0
MAX  
70  
UNITS Notes  
°C  
V
3.135  
0.9975  
2
3.465  
3.465  
DD + 0.3  
Supply Voltage  
VDDxxx_IO  
VIHSE  
Low-Voltage Differential I/O Supply  
Single-ended 3.3V inputs  
V
V
V
V
10  
3
V
Input High Voltage  
VILSE  
VSS - 0.3  
Input Low Voltage  
Single-ended 3.3V inputs  
3.3 V +/-5%  
0.8  
3
VIH_FS_TEST  
Low Threshold Input- High Voltage  
2
VDD + 0.3  
8
VIH_FS_FSC  
Low Threshold Input- FSC = '1' Voltage  
3.3 V +/-5%  
3.3 V +/-5%  
0.7  
1.5  
V
V
8
Low Threshold Input- FSA,FSB = '1'  
Voltage  
VIH_FS_FSAB  
VIL_FS  
IIN  
0.7  
VDD+0.3  
VSS - 0.3  
-5  
Low Threshold Input-Low Voltage  
Input Leakage Current  
3.3 V +/-5%  
VIN = VDD , VIN =GND  
0.35  
5
V
uA  
2
Inputs with pull up or pull down resistors  
VIN = VDD , VIN =GND  
IINRES  
Input Leakage Current  
-200  
2.4  
200  
uA  
Output High Voltage  
Output Low Voltage  
VOHSE  
VOLSE  
IDDOP3.3  
IDDOPIO  
IDDiAMT3.3  
IDDiAMTIO  
IDDPD3.3  
IDDPDIO  
Fi  
Single-ended outputs, IOH = -1mA  
Single-ended outputs, IOL = 1 mA  
Full Active, CL = Full load; Idd 3.3V  
Full Active, CL = Full load; IDD IO  
M1 mode, 3.3V Rail  
V
V
1
1
0.4  
125  
50  
40  
10  
5
mA  
mA  
mA  
mA  
mA  
mA  
MHz  
nH  
pF  
Operating Supply Current  
iAMT Mode Current  
10  
M1 Mode, IO Rail  
Power down mode, 3.3V Rail  
Power down mode, IO Rail  
VDD = 3.3 V  
Powerdown Current  
0.1  
15  
7
10  
Input Frequency  
Pin Inductance  
Lpin  
CIN  
Logic Inputs  
Output pin capacitance  
1.5  
5
Input Capacitance  
COUT  
6
pF  
CINX  
X1 & X2 pins  
6
pF  
From VDD Power-Up or de-assertion of PD to 1st  
clock  
TSTAB  
Clk Stabilization  
1.8  
ms  
TDRCROFF  
TDRCRON  
Tdrive_CR_off  
Tdrive_CR_on  
Output stop after CR deasserted  
Output run after CR asserted  
CPU output enable after  
PCI_STOP# de-assertion  
400  
0
ns  
us  
TDRSRC  
Tdrive_CPU  
10  
ns  
TFALL  
TRISE  
Tfall_SE  
Trise_SE  
10  
10  
ns  
ns  
V
Fall/rise time of all 3.3V control inputs from 20-80%  
VDD  
SMBus Voltage  
Low-level Output Voltage  
2.7  
4
5.5  
0.4  
VOLSMB  
IPULLUP  
@ IPULLUP  
V
Current sinking at VOLSMB = 0.4 V  
SCLK/SDATA  
SMB Data Pin  
(Max VIL - 0.15) to  
(Min VIH + 0.15)  
(Min VIH + 0.15) to  
(Max VIL - 0.15)  
mA  
TRI2C  
TFI2C  
FSMBUS  
fSSMOD  
1000  
300  
100  
33  
ns  
ns  
Clock/Data Rise Time  
SCLK/SDATA  
Clock/Data Fall Time  
Maximum SMBus Operating Frequency  
Spread Spectrum Modulation Frequency  
kHz  
kHz  
Triangular Modulation  
30  
NOTES on Input/Supply/Common Output DC Parameters: (unless otherwise noted, guaranteed by design and characterization, not 100% tested in production).  
1Signal is required to be monotonic in this region.  
2 input leakage current does not include inputs with pull-up or pull-down resistors  
3 3.3V referenced inputs are: PCI_STOP#, CPU_STOP#, TME, SRC5_EN, ITP_EN, SCLKL, SDATA, TESTMODE, TESTSEL, CKPWRGD and CR# inputs if selected.  
4 Intentionally blank  
5 Maximum VIH is not to exceed VDD  
6 Human Body Model  
7 Operation under these conditions is neither implied, nor guaranteed.  
8 Frequency Select pins which have tri-level input  
9 PCI3/CFG0 is optional  
10 If present. Not all parts have this feature.  
1479A—07/28/09  
6
1...3456789...17

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型号 品牌 描述 获取价格 数据表
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