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9LRS3125BKILF PDF预览

9LRS3125BKILF

更新时间： 2024-02-10 04:00:17
品牌 Logo 应用领域
艾迪悌 - IDT 时钟外围集成电路晶体
页数 文件大小 规格书
22页 349K
描述
Processor Specific Clock Generator, 400MHz, CMOS, PQCC56, MLF-56

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9LRS3125BKILF 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：HVQCCN,Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.76JESD-30 代码：S-PQCC-N56
JESD-609代码：e3长度：8 mm
端子数量：56最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：400 MHz
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED主时钟/晶体标称频率：14.318 MHz
座面最大高度：1 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：8 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

9LRS3125BKILF 数据手册

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DATASHEET  
Advance Information  
56-pin Industrial Temperature Range CK505  
Compatible Clock  
ICS9LRS3125BI  
Recommended Application:  
Features/Benefits:  
•
•
Fully integrated Vreg  
Differential outputs have integrated series resistors to give  
ZO = 50 Ohms  
Industrial temperature CK505-compatible clock  
Output Features:  
•
Supports spread spectrum modulation, 0 to -0.5% down  
spread  
Supports CPU clks up to 400MHz  
Uses external 14.318MHz crystal, external crystal load  
caps are required for frequency tuning  
•
•
•
•
•
•
•
•
•
•
2 - CPU differential push-pull pairs  
4 - SRC differential push-pull pairs  
1 - CPU/SRC selectable differential push-pull pair  
1 - DOT96/SRC selectable differential push-pull pair  
1 - 27M/SRC/SE selectable pair  
1 - SRC/SATA selectable differential push-pull pair  
5 - PCI, 33MHz  
1 - PCI_F 33MHz free running  
1 - USB, 48MHz  
1 - REF, 14.31818MHz  
•
•
Table 1: CPU Frequency Select Table  
FSLC2  
B0b7  
FSLB1  
B0b6  
FSLA1  
B0b5  
CPU  
MHz  
SRC  
MHz  
PCI  
MHz  
REF  
MHz  
USB  
MHz  
DOT  
MHz  
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
266.66  
133.33  
200.00  
166.66  
333.33  
100.00  
400.00  
100.00  
33.33 14.318  
Reserved  
48.00  
96.00  
KeySpecifications:  
•
•
•
•
CPU outputs cycle-cycle jitter < 85ps  
SRC output cycle-cycle jitter < 125ps  
PCI outputs cycle-cycle jitter < 250ps  
+/- 100ppm frequency accuracy on all outputs  
1. FSLA and FSLB are low-threshold inputs.Please see VIL_FS and VIH_FS specifications in  
the Input/Supply/Common Output Parameters Table for correct values.  
Also refer to the Test Clarification Table.  
2. FSLC is a three-level input. Please see the VIL_FS and VIH_FS  
specifications in the Input/Supply/Common Output Parameters Table for correct values.  
Pin Configuration  
27_SEL  
pin19  
DOT96T  
SRCT0  
pin20  
DOT96C  
SRCC0  
0 (B1b7=1)  
1 (B1b7=0)  
27_SEL  
pin23  
LCDT_SS  
27FIX  
pin24  
LCDC_SS  
27SS  
0
1
56 55 54 53 52 51 50 49 48 47 46 45 44 43  
X2  
X1  
VDDREF  
GNDSRC  
VDDSRC  
PCI_STOP#  
CPU_STOP#  
1
2
3
4
42  
41  
40  
39  
NOTE: Pin 23/24 defaults to a different spread domain than  
SRC without BIOS intervention.  
REF0/FSLC/TEST_SEL  
SDATA  
SCLK  
5
6
38 VDDSRC_IO  
37 SRCT11/CR#_H  
36 SRCC11/CR#_G  
CR_# SEL  
PCI0/CR#_A  
VDDPCI  
PCI1/CR#_B  
PCI2/TME  
PCI3  
7
8
9
10  
11  
9LRS3125BI  
GNDSRC  
CR_# Control Table PCIEX pair control  
0
1
35  
SRCC4  
SRCT4  
VDDSRCI/O  
SRCC3/CR#_D  
SRCT3/CR#_C  
GNDSRC  
34  
33  
32  
31  
30  
29  
CR_#A  
CR_#B  
CR_#C  
CR_#D  
CR_#E  
CR_#F  
CR_#G  
CR_#H  
SRC0 or SRC2  
SRC1 or SRC4  
SRC0 or SRC2  
SRC1 or SRC4  
SRC6  
SRC0  
SRC2  
SRC1  
SRC4  
SRC0  
SRC2  
PCI4/27_SEL 12  
PCI_F5/ITP_EN  
SRC1  
SRC4  
13  
14  
-
-
-
-
-
-
-
-
GNDPCI  
SRC8  
15 16 17 18 19 20 21 22 23 24 25 26 27 28  
N/A  
N/A  
56-pin MLF  
8x8mm body  
IDTTM/ICSTM 56-Pin Industrial Temperature Range CK505 Compatible Clock  
1575—07/28/09  
1
1234567...22

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