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9FGP205AKLF

更新时间： 2024-01-27 05:36:41
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
18页 257K
描述
Frequency Timing Generator for Peripherals

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9FGP205AKLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred零件包装代码：VFQFPN
包装说明：HVQCCN, LCC40,.24SQ,20针数：40
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：4.51
Samacsys Description：VFQFP-N 6.0 X 6.0 X 0.9 MM - NO LEADJESD-30 代码：S-PQCC-N40
JESD-609代码：e3长度：6 mm
湿度敏感等级：3端子数量：40
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：400 MHz封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC40,.24SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：1 mm子类别：Clock Generators
最大压摆率：225 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：6 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC

9FGP205AKLF 数据手册

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9FGP205  
Advance Information  
Frequency Timing Generator for Peripherals  
Absolute Maximum Ratings  
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS Notes  
GND -  
0.5  
GND +  
4.5  
-
3.3V  
1
1
3.3V Supply Voltage  
VDDxxx  
V
Maximum difference across all  
VDD pins  
-
VDDdelta  
0.5  
V
Storage Temperature  
Ts  
-65  
0
150  
70  
°C  
°C  
°C  
V
-
-
-
-
1
1
1
1
Ambient Operating Temp  
Junction Temperature  
Tambient  
Tj  
125  
Input ESD protection HBM  
ESD prot  
2000  
1Guaranteed by design and characterization, not 100% tested in production.  
Electrical Characteristics - Input/Supply/Common Output Parameters  
PARAMETER  
Input High Voltage  
Input Low Voltage  
Input High Current  
SYMBOL  
CONDITIONS*  
3.3 V +/-5%  
3.3 V +/-5%  
VIN = VDD  
MIN  
TYP  
MAX  
VDD + 0.3  
0.8  
UNITS Notes  
VIH  
VIL  
IIH  
2
VSS - 0.3  
-5  
V
V
1
1
1
5
uA  
VIN = 0 V; Inputs with no pull-up  
resistors  
IIL1  
-5  
uA  
uA  
1
1
Input Low Current  
VIN = 0 V; Inputs with pull-up  
resistors  
IIL2  
-200  
Low Threshold Input-  
High Voltage  
Low Threshold Input-  
Low Voltage  
VIH_FS  
3.3 V +/-5%  
3.3 V +/-5%  
0.7  
VDD + 0.3  
0.35  
V
V
1
1
VIL_FS  
VSS - 0.3  
Operating Current  
IDD3.3OP  
all outputs driven, CPU@100M  
WOL_STOP mode (default)  
all diff pairs driven  
225  
75  
30  
8
mA  
mA  
mA  
mA  
MHz  
nH  
1
1
1
1
2
1
1
1
1
Powerdown Current  
IDD3.3PD  
all differential pairs tri-stated  
VDD = 3.3 V  
Input Frequency  
Pin Inductance  
Fi  
25.00000  
Lpin  
CIN  
7
4
5
5
Logic Inputs  
Output pin capacitance  
X1 & X2 pins  
pF  
Input Capacitance  
COUT  
CINX  
pF  
pF  
From VDD Power-Up or de-  
assertion of PD to 1st clock  
Triangular Modulation  
Clk Stabilization  
Modulation Frequency  
Tdrive_PD  
TSTAB  
0.5  
2.5  
33  
ms  
kHz  
us  
1
1
1
30  
CPU output enable after  
PD de-assertion  
PD fall time of  
260  
300  
Tfall_PD  
Trise_PD  
5
ns  
ns  
V
1
1
1
1
PD rise time of  
5
SMBus Voltage  
VDD  
VOL  
2.7  
4
5.5  
0.4  
Low-level Output Voltage  
Current sinking at  
@ IPULLUP  
V
IPULLUP  
5
mA  
1
VOL = 0.4 V  
SCLK/SDATA  
Clock/Data Rise Time  
SCLK/SDATA  
(Max VIL - 0.15) to  
(Min VIH + 0.15)  
(Min VIH + 0.15) to  
(Max VIL - 0.15)  
TRI2C  
TFI2C  
1000  
300  
ns  
ns  
1
1
Clock/Data Fall Time  
*TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%  
1Guaranteed by design and characterization, not 100% tested in production.  
2 Input frequency should be measured at the REF pin and tuned to ideal 25.00MHz to meet ppm frequency accuracy on PLL outputs.  
IDT® Frequency Timing Generator for Peripherals  
1664—05/14/10  
7
1...45678910...18

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