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9FG1901CKLF

更新时间： 2024-01-31 14:08:13
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
17页 233K
描述
Clock Generator, PQCC72

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9FG1901CKLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：ObsoleteReach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.83JESD-30 代码：S-PQCC-N72
JESD-609代码：e3湿度敏感等级：3
端子数量：72最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：QCCN封装等效代码：LCC72,.39SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified子类别：Clock Generators
最大压摆率：600 mA标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
Base Number Matches：1

9FG1901CKLF 数据手册

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Integrated  
Circuit  
ICS9FG1901  
Systems, Inc.  
Absolute Max  
Symbol  
Parameter  
Min  
Max  
Units  
VDD_A  
3.3V Core Supply Voltage  
VDD + 0.5V  
V
VDD_In 3.3V Logic Input Supply Voltage GND - 0.5  
VDD + 0.5V  
V
Ts  
Storage Temperature  
Ambient Operating Temp  
Case Temperature  
-65  
0
150  
70  
115  
°C  
°C  
°C  
Tambient  
Tcase  
Input ESD protection  
human body model  
ESD prot  
2000  
V
Electrical Characteristics - Input/Supply/Common Output Parameters  
TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%  
PARAMETER  
Input High Voltage  
Input Low Voltage  
Input High Current  
SYMBOL  
CONDITIONS  
3.3 V +/-5%  
3.3 V +/-5%  
MIN  
TYP  
MAX  
UNITS NOTES  
VIH  
VIL  
IIH  
2
VSS - 0.3  
-5  
VDD + 0.3  
V
V
0.8  
5
VIN = VDD  
VIN = 0 V; Inputs with no pull-up  
resistors  
VIN = 0 V; Inputs with pull-up  
resistors  
uA  
IIL1  
IIL2  
VIH_FS  
VIL_FS  
-5  
uA  
uA  
Input Low Current  
-200  
Low Threshold Input-  
High Voltage  
3.3 V +/-5%  
0.7  
VDD + 0.3  
0.35  
V
V
Low Threshold Input-  
Low Voltage  
3.3 V +/-5%  
VSS - 0.3  
Operating Current  
Powerdown Current  
IDD3.3OP  
IDD3.3PD  
Fi  
all outputs driven  
all differential pairs tri-stated  
VDD = 3.3 V  
600  
36  
400  
7
mA  
mA  
MHz  
nH  
450  
13  
Input Frequency  
Pin Inductance  
100  
3
1
1
1
Lpin  
CIN  
Logic Inputs  
5
pF  
Input Capacitance  
COUT  
Output pin capacitance  
2.500  
1.300  
pF  
From VDD Power-Up or valid input  
clock, whichever comes last  
Clk Stabilization  
TSTAB  
1.8  
33  
ms  
1,2  
1
Modulation Frequency  
Tracking  
Triangular Modulation  
30  
4
kHz  
SMBus Voltage  
VMAX  
VOL  
Maximum input voltage  
@ IPULLUP  
5.5  
0.4  
V
V
1
1
Low-level Output Voltage  
Current sinking at  
IPULLUP  
TRI2C  
mA  
ns  
1
1
1
VOL = 0.4 V  
SCLK/SDATA  
Clock/Data Rise Time  
SCLK/SDATA  
(Max VIL - 0.15) to  
(Min VIH + 0.15)  
(Min VIH + 0.15) to  
(Max VIL - 0.15)  
1000  
300  
TFI2C  
ns  
Clock/Data Fall Time  
1Guaranteed by design and characterization, not 100% tested in production.  
2See timing diagrams for timing requirements.  
3Output frequency accuracy is dependent upon the accuracy of the input frequency measured at the CLK_IN pins.  
0962E—01/02/07  
6
1...3456789...17

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