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9FG107FLFT

更新时间： 2024-02-01 13:15:57
品牌 Logo 应用领域
艾迪悌 - IDT 光电二极管外围集成电路
页数 文件大小 规格书
18页 225K
描述
Clock Generator, PDSO48

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9FG107FLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Contact ManufacturerReach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.8JESD-30 代码：R-PDSO-G48
JESD-609代码：e3湿度敏感等级：1
端子数量：48最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified子类别：Clock Generators
最大压摆率：250 mA标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

9FG107FLFT 数据手册

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ICS9FG107  
Programmable FTG for Differential P4TM CPU, PCI-Express & SATA Clocks  
Pin Description (Continued)  
PIN #  
25  
PIN NAME  
DIF_STOP#  
PIN TYPE  
DESCRIPTION  
Active low input to stop differential output clocks.  
Asynchronous, active high input, with internal 120Kohm pull-up  
resistor, to enable spread spectrum functionality.  
Select 14.31818 MHz or 25 Mhz input frequency. 1 = 14.31818 MHz,  
0 = 25 MHz  
Active high input for enabling output 3.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
IN  
26  
27  
28  
SPREAD*  
IN  
IN  
IN  
SEL14M_25M#**  
OE_3*  
29  
30  
31  
32  
33  
DIF_3#  
DIF_3  
VDD  
DIF_2#  
DIF_2  
OUT  
OUT  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7V differential complement clock output  
0.7V differential true clock output  
Active high input for enabling output 2.  
0 = tri-state outputs, 1= enable outputs  
Ground pin.  
34  
OE_2**  
IN  
35  
36  
GND  
VDD  
PWR  
PWR  
Power supply, nominal 3.3V  
Active high input for enabling output 1.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
Power supply, nominal 3.3V  
0.7V differential complement clock output  
0.7V differential true clock output  
37  
OE_1**  
IN  
38  
39  
40  
41  
42  
DIF_1#  
DIF_1  
VDD  
DIF_0#  
DIF_0  
OUT  
OUT  
PWR  
OUT  
OUT  
Active high input for enabling output 0.  
0 = tri-state outputs, 1= enable outputs  
3.3V Frequency select latched input pin.  
3.3V input that selects spread mode. This input is not latched at  
power up.  
43  
44  
OE_0*  
FS1**  
IN  
IN  
45  
DWNSPRD#*  
IN  
0 = Down Spread, 1 = Center Spread  
This pin establishes the reference current for the differential current-  
mode output pairs. This pin requires a fixed precision resistor tied to  
ground in order to establish the appropriate current. 475 ohms is the  
standard value.  
46  
IREF  
OUT  
47  
48  
GNDA  
VDDA  
PWR  
PWR  
Ground pin for the PLL core.  
3.3V power for the PLL core.  
Pins preceeded by * have 120 Kohm pull UP resistors  
Pins preceeded by ** have 120 Kohm pull DOWN resistors  
IDTTM/ICSTM Programmable FTG for Differential P4TM CPU, PCI-Express & SATA Clocks  
ICS9FG107  
REV F 08/21/07  
4
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