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9FG107GLFT

更新时间： 2024-02-24 09:04:51

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艾迪悌 - IDT		光电二极管外围集成电路
页数	文件大小	规格书
18页	225K
描述
Clock Generator, PDSO48

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9FG107GLFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Contact Manufacturer	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.8	JESD-30 代码：	R-PDSO-G48
JESD-609代码：	e3	湿度敏感等级：	1
端子数量：	48	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP48,.3,20
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	子类别：	Clock Generators
最大压摆率：	250 mA	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

9FG107GLFT 数据手册

DATASHEET

Programmable FTG for Differential P4^TMCPU, PCI-Express & SATA

Clocks

ICS9FG107

Description

Features/Benefits

ICS9FG107 is a Frequency Timing Generator that provides 7

differential output pairs that are compliant to the Intel CK409/CK410

specification. It provides support for PCI-Express, next generation I/

O, and SATA. The part synthesizes several output frequencies from

either a 14.31818 Mhz crystal or a 25 MHz crystal. The device can

also be driven by a reference input clock instead of a crystal. It

provides outputs with cycle-to-cycle jitter of less than 85 ps and

output-to-output skew of less than 85 ps.

•

Generates common CPU/PCI Express frequencies from

14.318 MHz or 25 MHz

•

Crystal or reference input

7 - 0.7V current-mode differential output pairs

3 - 33MHz PCI outputs

1 - REFOUT

Supports Serial-ATA at 100 MHz

Two spread spectrum modes: 0 to -0.5 downspread and

+/-0.25% centerspread

ICS9FG107 also provides a copy of the reference clock and 333

MHz PCI output clocks. Frequency selection can be accomplished

via strap pins or SMBus control.

•

Unused inputs may be disabled in either driven or Hi-Z

state for power management.

Key Specifications

•

Output cycle-to-cycle jitter for DIF outputs < 50 ps (<85ps

@ 266 MHz)

•

Output to output skew for DIF outputs < 85 ps

+/-300 ppm frequency accuracy on output clocks

48-pin SSOP/TSSOP package

Available in RoHS compliant packaging

Funtional Block Diagram

XIN/CLKIN

REFOUT

PCICLK (1:0)

SCLK

PCICLK_F

Programmable

Spread

Programmable

Frequency

Dividers

SDATA

DIF_STOP#

SEL14M_25M#

SPREAD

PLL1

DIF (6:0)

Control

Logic

DIF# (6:0)

DWNSPRD#

OE (6:0)

FS (2:0)

I REF

IDT^TM/ICS^TMProgrammable FTG for Differential P4^TMCPU, PCI-Express & SATA Clocks

ICS9FG107 REV F 08/21/07

12 3 4 5 6 7...18

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