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8634BY-01LF

更新时间： 2024-02-07 13:41:35
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
17页 284K
描述
TQFP-32, Tray

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8634BY-01LF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TQFP
包装说明：7 X 7 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MS-026BBA, LQFP-32针数：32
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：8.62
系列：8634输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G32JESD-609代码：e3
长度：7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：32
实输出次数：5最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP32,.35SQ,32
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：4.2 ns传播延迟（tpd）：4.2 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.025 ns
座面最大高度：1.6 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.8 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mm最小 fmax：700 MHz
Base Number Matches：1

8634BY-01LF 数据手册

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ICS8634-01  
1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL  
ZERO DELAY BUFFER  
TABLE 1. PIN DESCRIPTIONS  
Number  
Name  
SEL0  
Type  
Description  
1
2
3
4
5
6
Input  
Input  
Input  
Input  
Input  
Input  
Pulldown Determines output divider values in Table 3. LVCMOS / LVTTL interface levels.  
Pulldown Determines output divider values in Table 3. LVCMOS / LVTTL interface levels.  
Pulldown Non-inverting differential clock input.  
SEL1  
CLK0  
nCLK0  
CLK1  
nCLK1  
Pullup Inverting differential clock input.  
Pulldown Non-inverting differential clock input.  
Pullup Inverting differential clock input.  
Clock select input. When LOW, selects CLK0, nCLK0.  
7
CLK_SEL  
Input  
Pulldown  
When HIGH, selects CLK1, nCLK1. LVCMOS / LVTTL interface levels.  
Active High Master Reset. When logic HIGH, the internal dividers are reset caus-  
ing the true outputs Qx to go low and the inverted outputs nQx to go  
high. When logic LOW, the internal dividers and the outputs are enabled.  
8
MR  
Input  
Pulldown  
LVCMOS / LVTTL interface levels.  
Core supply pins.  
9, 32 VCC  
Power  
Input  
Input  
10  
nFB_IN  
FB_IN  
VEE  
nQ0, Q0  
VCCO  
Pullup Feedback input to phase detector for regenerating clocks with “zero delay”.  
Pulldown Feedback input to phase detector for regenerating clocks with “zero delay”.  
11  
12, 13  
28, 29  
14, 15  
16. 17,  
24, 25  
18, 19  
Power  
Output  
Power  
Negative supply pins.  
Differential output pair. LVPECL interface levels.  
Output supply pins.  
nQ1, Q1  
nQ2, Q2  
nQ3, Q3  
nQ4, Q4  
Output  
Output  
Output  
Output  
Power  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels..  
Differential output pair. LVPECL interface levels.  
20, 21  
22, 23  
26, 27  
30  
VCCA  
Analog supply pin.  
Selects between the PLL and the reference clock as the input to the dividers.  
Pullup When HIGH, selects PLL. When LOW, selects reference clock. LVCMOS / LVTTL  
interface levels.  
31  
PLL_SEL  
Input  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 2. PIN CHARACTERISTICS  
Symbol  
Parameter  
Input Capacitance  
Input Pullup Resistor  
Test Conditions  
Minimum Typical Maximum Units  
CIN  
4
pF  
kΩ  
kΩ  
RPULLUP  
51  
51  
RPULLDOWN Input Pulldown Resistor  
TABLE 3A. CONTROL INPUT FUNCTION TABLE  
Inputs  
TABLE 3B. PLL BYPASS FUNCTION TABLE  
Outputs  
Outputs  
PLL_SEL = 1  
PLL Enable Mode  
Inputs  
PLL_SEL = 0  
PLL Bypass Mode  
SEL1 SEL0 Q0:Q4, nQ0:nQ4  
SEL1 SEL0 Reference Frequency Range (MHz)* Q0:Q4, nQ0:nQ4  
0
0
1
1
0
1
0
1
÷ 4  
÷ 4  
÷ 4  
÷ 8  
0
0
1
1
0
1
0
1
250 - 700  
125 - 350  
÷ 1  
÷ 1  
÷ 1  
÷ 1  
62.5 - 175  
31.25 - 87.5  
*NOTE: VCO frequency range for all configurations above is  
250MHz to 700MHz.  
8634BY-01  
www.idt.com  
REV. D MAY 12, 2014  
2
1234567...17

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型号 品牌 描述 获取价格 数据表
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