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8537AY-01T

更新时间： 2024-02-10 04:04:15

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艾迪悌 - IDT		驱动逻辑集成电路
页数	文件大小	规格书
14页	121K
描述
Clock Driver, 5V Series, 2 True Output(s), 2 Inverted Output(s), PQFP48, 7 X 7 MM, 1.40 MM HEIGHT, MS-026BBC, LQFP-48

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8537AY-01T 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	LFQFP, QFP48,.35SQ,20	针数：	48
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.12
系列：	5V	输入调节：	STANDARD
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e0
长度：	7 mm	逻辑集成电路类型：	CLOCK DRIVER
功能数量：	6	反相输出次数：	2
端子数量：	48	实输出次数：	2
最高工作温度：	85 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP48,.35SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK	峰值回流温度（摄氏度）：	240
电源：	2.5/3.3 V	Prop。Delay @ Nom-Sup：	1.5 ns
传播延迟（tpd）：	1.5 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.13 ns	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	7 mm
最小 fmax：	700 MHz	Base Number Matches：	1

8537AY-01T 数据手册

ICS8537-01

HEX, LOW SKEW, 1-TO-2

DIFFERENTIAL-TO-3.3V/2.5V LVPECL CLOCK BUFFER

APPLICATION INFORMATION

WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS

Figure 1 shows how the differential input can be wired to accept

single ended levels. The reference voltage V_REF = V_CC/2 is

generated by the bias resistors R1, R2 and C1.This bias circuit

should be located as close as possible to the input pin.The ratio

of R1 and R2 might need to be adjusted to position theV_REF in

the center of the input voltage swing. For example, if the input

clock swing is only 2.5V andV_CC= 3.3V, V_REF should be 1.25V

and R2/R1 = 0.609.

VCC

Single Ended Clock Input

V_REF

CLKx

nCLKx

0.1u

FIGURE 1. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT

TERMINATION FOR LVPECL OUTPUTS

The clock layout topology shown below is a typical termina- 50Ω transmission lines. Matched impedance techniques should

tion for LVPECL outputs.The two different layouts mentioned be used to maximize operating frequency and minimize signal

are recommended only as guidelines.

distortion. Figures 2A and 2B show two different layouts which

are recommended only as guidelines. Other suitable clock lay-

outs may exist and it would be recommended that the board

designers simulate to guarantee compatibility across all printed

circuit and clock component process variations.

FOUT and nFOUT are low impedance follower outputs that gen-

erate ECL/LVPECL compatible outputs.Therefore, terminating

resistors (DC current path to ground) or current sources must

be used for functionality. These outputs are designed to drive

3.3V

Z_o= 50Ω

Z_o

F_IN

F_OUT

Z_o= 50Ω

F_OUT

F_IN

50Ω

➤

V_CC- 2V

RTT

Z_o

RTT =

Z_o

(V_OH+ V_OL/ V_CC–2) –2

FIGURE 2A. LVPECL OUTPUT TERMINATION

FIGURE 2B. LVPECL OUTPUT TERMINATION

8537AY-01

www.idt.com

REV.B NOVEMBER 22, 2010

1...4 5 678 9 10...14

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型号	品牌	描述	获取价格	数据表
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