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Datasheet > 微控制器和处理器 > 时钟发生器> 844008AYI-01LF
844008AYI-01LF PDF预览

844008AYI-01LF

更新时间： 2024-01-03 06:22:49
品牌 Logo 应用领域
艾迪悌 - IDT 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
18页 454K
描述
FEMTOCLOCKS? CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER

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844008AYI-01LF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：PTQFP
包装说明：7 X 7 MM, 1.0 MM HEIGHT, ROHS COMPLIANT, MS-026ABA-HD, TQFP-32针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.81
JESD-30 代码：S-PQFP-G32JESD-609代码：e3
长度：7 mm湿度敏感等级：3
端子数量：32最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：156.25 MHz
封装主体材料：PLASTIC/EPOXY封装代码：HTQFP
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：25 MHz
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

844008AYI-01LF 数据手册

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ICS844008I-01  
FEMTOCLOCKS™ CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER  
TABLE 1. PIN DESCRIPTIONS  
Number  
Name  
Type  
Description  
1, 2  
QA0, nQA0 Output  
Differential output pair. LVDS interface levels.  
3, 12,  
22, 27  
VDD  
QA1, nQA1 Ouput  
GND Power  
QA2, nQA2 Output  
F_SEL Input  
Power  
Core supply pins.  
4, 5  
Differential output pair. LVDS interface levels.  
Power supply ground.  
6, 13,  
19, 29  
7, 8  
9
Differential output pair. LVDS interface levels.  
Frequency select pin. LVCMOS/LVTTL interface levels.  
Differential output pair. LVDS interface levels.  
Differential output pair. LVDS interface levels.  
Pullup  
10, 11  
14, 15  
QA3, nQA3 Output  
QB0, nQB0 Output  
Active HIGH Master Reset. When logic HIGH, the internal dividers are  
reset causing the true outputs to go low and the inverted output to go high.  
When logic LOW, the internal dividers and the outputs are enabled.  
LVCMOS/LVTTL interface levels.  
16  
MR  
Input  
Pulldown  
17, 18  
20, 21  
23, 24  
25  
nQB1, QB1 Output  
nQB2, QB2 Output  
nQB3, QB3 Output  
Differential output pair. LVDS interface levels.  
Differential output pair. LVDS interface levels.  
Differential output pair. LVDS interface levels.  
VDDA  
Power  
Analog supply pin.  
Selects between the PLL and XTAL as input to the dividers. When LOW,  
26  
nPLL_SEL  
Input  
Pulldown selects PLL (PLL enabled). When HIGH, selects the XTAL (PLL bypassed).  
LVCMOS/LVTTL interface levels.  
Output enable for QB[0:3]/nQB[0:3] outputs. See Table 3B.  
LVCMOS/LVTTL interface levels.  
Parallel resonant crystal interface. XTAL_OUT is the output,  
XTAL_IN is the input.  
Output enable for QA[0:3]/nQA[0:3] outputs. See Table 3A.  
28  
30, 31  
32  
OEB  
Input  
Input  
Input  
Pullup  
XTAL_OUT,  
XTAL_IN  
OEA  
Pullup  
LVCMOS/LVTTL interface levels.  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 2. PIN CHARACTERISTICS  
Symbol  
Parameter  
Test Conditions  
Minimum  
Typical  
Maximum Units  
CIN  
Input Capacitance  
4
pF  
kΩ  
kΩ  
RPULLDOWN Input Pulldown Resistor  
RPULLUP Input Pullup Resistor  
51  
51  
TABLE 3A. OEA FUNCTION TABLE  
TABLE 3B. OEB FUNCTION TABLE  
Input  
OEA  
0
Outputs  
Input  
OEB  
0
Outputs  
QA[0:3], nQA[0:3]  
High Impedance state  
Normal operation  
QB[0:3], nQB[0:3]  
High Impedance state  
Normal operation  
1
1
IDT™ / ICS™ LVDS FREQUENCY SYNTHESIZER  
2
ICS844008AYI-01 REV. B NOVEMBER 21, 2008  
1234567...18

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