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74HC194D,653 PDF预览

74HC194D,653

更新时间： 2024-01-18 17:49:56
品牌 Logo 应用领域
恩智浦 - NXP PC光电二极管逻辑集成电路触发器
页数 文件大小 规格书
10页 75K
描述
74HC(T)194 - 4-bit bidirectional universal shift register SOP 16-Pin

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74HC194D,653 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：SOP包装说明：MINI, PLASTIC, SO-16
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.17
其他特性：HOLD MODE计数方向：BIDIRECTIONAL
系列：HC/UHJESD-30 代码：R-PDSO-G16
JESD-609代码：e4负载电容（CL）：50 pF
逻辑集成电路类型：PARALLEL IN PARALLEL OUT湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260传播延迟（tpd）：44 ns
认证状态：Not Qualified最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL PALLADIUM GOLD
端子形式：GULL WING端子位置：DUAL
处于峰值回流温度下的最长时间：30触发器类型：POSITIVE EDGE
最小 fmax：20 MHzBase Number Matches：1

74HC194D,653 数据手册

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Philips Semiconductors  
Product specification  
4-bit bidirectional universal shift register  
74HC/HCT194  
AC CHARACTERISTICS FOR 74HC  
GND = 0 V; tr = tf = 6 ns; CL = 50 pF  
Tamb (°C)  
TEST CONDITIONS  
74HC  
SYMBOL PARAMETER  
UNIT  
WAVEFORMS  
VCC  
(V)  
+25  
−40 to +85  
−40 to +125  
min. typ. max. min. max. min. max.  
tPHL/ tPLH propagation delay  
CP to Qn  
47  
17  
14  
145  
29  
25  
180  
36  
31  
220  
44  
38  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
MHz  
2.0  
4.5  
6.0  
Fig.7  
Fig.8  
Fig.7  
Fig.7  
Fig.8  
Fig.8  
Fig.9  
Fig.10  
tPHL  
propagation delay  
MR to Qn  
39  
14  
11  
140  
28  
24  
175  
35  
30  
210  
42  
36  
2.0  
4.5  
6.0  
t
THL/ tTLH output transition time  
19  
7
6
75  
15  
13  
95  
19  
16  
110  
22  
19  
2.0  
4.5  
6.0  
tW  
tW  
trem  
tsu  
tsu  
tsu  
th  
clock pulse width  
HIGH or LOW  
80  
16  
14  
17  
6
5
100  
20  
17  
120  
24  
20  
2.0  
4.5  
6.0  
master reset pulse  
width; LOW  
80  
16  
14  
17  
6
5
100  
20  
17  
120  
24  
20  
2.0  
4.5  
6.0  
removal time  
MR to CP  
60  
12  
10  
17  
6
5
75  
15  
13  
90  
18  
15  
2.0  
4.5  
6.0  
set-up time  
Dn to CP  
70  
14  
12  
17  
6
5
90  
18  
15  
105  
21  
18  
2.0  
4.5  
6.0  
set-up time  
S0, S1 to CP  
80  
16  
12  
22  
8
6
100  
20  
17  
120  
24  
20  
2.0  
4.5  
6.0  
set-up time  
DSR, DSL to CP  
70  
14  
12  
19  
7
6
90  
18  
15  
105  
21  
18  
2.0  
4.5  
6.0  
hold time  
Dn to CP  
0
0
0
−14  
−5  
−4  
0
0
0
0
0
0
2.0  
4.5  
6.0  
Fig.9  
th  
hold time  
0
0
0
−11  
−4  
−3  
0
0
0
0
0
0
2.0  
4.5  
6.0  
Fig.10  
S0, S1 to CP  
th  
hold time  
0
0
0
−17  
−6  
−5  
0
0
0
0
0
0
2.0  
4.5  
6.0  
DSR, DSL to CP  
fmax  
maximum clock pulse 6.0  
31  
93  
111  
4.8  
24  
28  
4.0  
20  
24  
2.0  
4.5  
6.0  
Fig.7  
frequency  
30  
35  
December 1990  
7
1...45678910

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