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74ACT11191N

更新时间： 2024-02-01 20:26:09
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德州仪器 - TI 光电二极管逻辑集成电路
页数 文件大小 规格书
9页 135K
描述
SYNCHRONOUS 4-BIT UP/DOWN BINARY COUNTER

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74ACT11191N 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：DIP
包装说明：DIP, DIP20,.3针数：20
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.69其他特性：TCO OUTPUT; CENTER VCC/GND PINS
计数方向：BIDIRECTIONAL系列：ACT
JESD-30 代码：R-PDIP-T20长度：24.325 mm
负载电容（CL）：50 pF负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER工作模式：SYNCHRONOUS
位数：4功能数量：1
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP20,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
传播延迟（tpd）：10.8 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：Counters
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：65 MHz

74ACT11191N 数据手册

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SCAS106A − D3455, FEBRUARY 1990 − REVISED APRIL 1993  
DW OR N PACKAGE  
(TOP VIEW)  
• Inputs Are TTL-Voltage Compatible  
• Single Down/Up Count Control Line  
• Look-Ahead Circuitry Enhances Speed of  
RCO  
D/U  
CLK  
A
1
2
3
4
5
6
7
8
9
10  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
Cascaded Counters  
Q
A
• Fully Synchronous in Count Modes  
Q
B
• Asynchronously Presettable With Load  
GND  
GND  
GND  
GND  
B
V
V
Control  
CC  
CC  
• Flow-Through Architecture Optimizes  
C
PCB Layout  
Q
Q
D
CTEN  
LOAD  
C
D
• Center-Pin V  
and GND Configurations to  
Minimize High-Speed Switching Noise  
CC  
MAX/MIN  
• EPICt (Enhanced-Performance Implanted  
CMOS) 1-mm Process  
• Package Options Include Plastic  
Small-Outline Packages and Standard  
Plastic 300-mil DIPs  
description  
The 74ACT11191 is a synchronous, 4-bit binary reversible up/down counter. A synchronous counting operation  
is provided by having all flip-flops clocked simultaneously so that the outputs change coincident with each other  
when so instructed by the steering logic. This mode of operation eliminates the output counting spikes normally  
associated with asynchronous (ripple clock) counters.  
The outputs of the four flip-flops are triggered on a low-to-high-level transition of the clock input if the enable  
input (CTEN) is low. A high at CTEN inhibits counting. The direction of the count is determined by the level of  
the down/up (D/U) input. When D/U is low, the counter counts up and when D/U is high, it counts down.  
These counters feature a fully independent clock circuit. Changes at the control inputs (CTEN and D/U) that  
will modify the operating mode have no effect on the contents of the counter until clocking occurs. The function  
of the counter will be dictated solely by the condition meeting the stable setup and hold times.  
†
logic symbol  
CTRDIV16  
12  
20  
G1  
CTEN  
D/U  
10  
1
M2 [DOWN]  
M3 [UP]  
1,2−/1,3+  
G4  
2(CT=0)Z6  
3(CT=15)Z6  
MAX/MIN  
RCO  
19  
11  
CLK  
6,1,4  
LOAD  
C5  
2
3
8
9
18  
17  
14  
13  
A
B
5D  
[1]  
[2]  
[4]  
[8]  
Q
Q
Q
Q
A
B
C
D
C
D
†
This symbol is in accordance with ANSI/IEEE Std 91-1984  
and IEC Publication 617-12.  
EPIC is a trademark of Texas Instruments Incorporated.  
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Copyright 1993, Texas Instruments Incorporated  
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2−1  
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77001  
1234567...9

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型号 品牌 描述 获取价格 数据表
74ACT11192D-T YAGEO Decade Counter, ACT Series, Synchronous, Positive Edge Triggered, 4-Bit, Bidirectional, CM

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