Datasheet > 72V241L10PFG8

72V241L10PFG8

更新时间： 2024-02-25 21:25:44

品牌	Logo	应用领域
艾迪悌 - IDT		时钟先进先出芯片内存集成电路
页数	文件大小	规格书
14页	285K
描述
3.3 VOLT CMOS SyncFIFO

阅读下载

中文翻译

获取价格

技术参数
数据手册
替代型号

如果您发现信息不准确，欢迎纠错

72V241L10PFG8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	LQFP, QFP32,.35SQ,32	针数：	32
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.24
最长访问时间：	6.5 ns	最大时钟频率 (fCLK)：	100 MHz
周期时间：	10 ns	JESD-30 代码：	S-PQFP-G32
JESD-609代码：	e3	长度：	7 mm
内存密度：	36864 bit	内存集成电路类型：	OTHER FIFO
内存宽度：	9	湿度敏感等级：	3
功能数量：	1	端子数量：	32
字数：	4096 words	字数代码：	4000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4KX9
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP32,.35SQ,32
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.005 A
子类别：	FIFOs	最大压摆率：	0.02 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	7 mm
Base Number Matches：	1

72V241L10PFG8 数据手册

3.3 VOLT CMOS SyncFIFO™

256 x 9, 512 x 9,

1,024 x 9, 2,048 x 9,

IDT72V201, IDT72V211

IDT72V221, IDT72V231

IDT72V241, IDT72V251

4,096 x 9 and 8,192 x 9

are very high-speed, low-power First-In, First-Out (FIFO) memories with

clockedreadandwritecontrols.Thearchitecture,functionaloperationandpin

assignments are identical to those of the IDT72201/72211/72221/72231/

72241/72251,butoperateatapowersupplyvoltage(Vcc)between3.0Vand

3.6V. These devices have a 256, 512, 1,024, 2,048, 4,096 and 8,192 x 9-

bitmemoryarray,respectively.TheseFIFOsareapplicableforawidevariety

ofdatabufferingneedssuchasgraphics,localareanetworksandinterprocessor

communication.

FEATURES:

• 256 x 9-bit organization IDT72V201

• 512 x 9-bit organization IDT72V211

• 1,024 x 9-bit organization IDT72V221

• 2,048 x 9-bit organization IDT72V231

• 4,096 x 9-bit organization IDT72V241

• 8,192 x 9-bit organization IDT72V251

• 10 ns read/write cycle time

These FIFOs have 9-bit input and output ports. The input port is

controlled by a free-running clock (WCLK), and two Write Enable pins

(WEN1, WEN2). Data is written into the Synchronous FIFO on every

rising clock edge when the Write Enable pins are asserted. The output

port is controlled by another clock pin (RCLK) and two Read Enable pins

(REN1, REN2). The Read Clock can be tied to the Write Clock for single

clock operation or the two clocks can run asynchronous of one another

for dual-clock operation. An Output Enable pin (OE) is provided on the

read port for three-state control of the output.

TheSynchronousFIFOshavetwofixedflags,Empty(EF)andFull(FF).

Twoprogrammableflags,Almost-Empty(PAE)andAlmost-Full(PAF),are

provided for improved system control. The programmable flags default to

Empty+7andFull-7forPAEandPAF,respectively.Theprogrammableflag

offsetloadingiscontrolledbyasimplestatemachineandisinitiatedbyasserting

the Load pin (LD).

• 5V input tolerant

• Read and Write clocks can be independent

• Dual-Ported zero fall-through time architecture

• Empty and Full Flags signal FIFO status

• Programmable Almost-Empty and Almost-Full flags can be set to

any depth

• Programmable Almost-Empty and Almost-Full flags default to

Empty+7, and Full-7, respectively

• Output Enable puts output data bus in high-impedance state

• Advanced submicron CMOS technology

• Available in 32-pin plastic leaded chip carrier (PLCC) and 32-pin

plastic Thin Quad FlatPack (TQFP)

• Industrial temperature range (–40°C to +85°C) is available

• Green parts available, see ordering information

These FIFOs are fabricated using high-speed submicron CMOS

technology.

DESCRIPTION:

TheIDT72V201/72V211/72V221/72V231/72V241/72V251SyncFIFOs™

FUNCTIONAL BLOCK DIAGRAM

D0 - D8

WCLK

WEN1

WEN2

INPUT REGISTER

OFFSET REGISTER

FLAG

LOGIC

PAE

PAF

WRITE CONTROL

LOGIC

RAM ARRAY

256 x 9, 512 x 9,

1,024 x 9, 2,048 x 9,

4,096 x 9, 8,192 x 9

READ POINTER

WRITE POINTER

READ CONTROL

LOGIC

OUTPUT REGISTER

RESET LOGIC

RCLK

REN1

REN2

4092 drw 01

Q0 - Q8

IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology,Inc.SyncFIFOisatrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

AUGUST 2013

DSC-4092/6

12 3 4 5 6 7...14

中文翻译

下载PDF

72V241L10PFG8 替代型号

型号	品牌	替代类型	描述	数据表
72V241L10PFG	IDT	完全替代	3.3 VOLT CMOS SyncFIFO

与72V241L10PFG8相关器件

型号	品牌	获取价格	描述	数据表
72V241L10PFGI	IDT	获取价格	3.3 VOLT CMOS SyncFIFO
72V241L10PFGI8	IDT	获取价格	3.3 VOLT CMOS SyncFIFO
72V241L15JG	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQCC32, GREEN, PLASTIC, LCC-32
72V241L15JG8	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQCC32, GREEN, PLASTIC, LCC-32
72V241L15JGI	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQCC32, GREEN, PLASTIC, LCC-32
72V241L15JGI8	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQCC32, GREEN, PLASTIC, LCC-32
72V241L15PFG	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQFP32, GREEN, PLASTIC, TQFP-32
72V241L15PFG8	IDT	获取价格	FIFO, 4KX9, 10ns, Synchronous, CMOS, PQFP32, GREEN, PLASTIC, TQFP-32
72V241L15PFGI	IDT	获取价格	3.3 VOLT CMOS SyncFIFO
72V241L15PFGI8	IDT	获取价格	3.3 VOLT CMOS SyncFIFO

与72V241L10PFG8相关文章

SL74HC10N：高性能三输入与非门解析
2024-09-03

43
AIC1781A 电池充电控制器深度解析
2024-09-03

30
Pickering新高压舌簧继电器亮相汽车测试博览会
2024-08-26

68
采用MCU+MPU双处理器架构实现的创新应用设计探索
2024-08-23

74

产品中心

服务支持

精选活动

关于我们

帮助中心

72V241L10PFG8

72V241L10PFG8 技术参数

72V241L10PFG8 数据手册

72V241L10PFG8 替代型号

与72V241L10PFG8相关器件

与72V241L10PFG8相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

72V241L10PFG8

72V241L10PFG8 技术参数

72V241L10PFG8 数据手册

72V241L10PFG8 替代型号

与72V241L10PFG8相关器件

与72V241L10PFG8相关文章

您还可以找

您在本页遇到什么问题？