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71V2558XSA100BGG8

更新时间： 2023-03-15 00:00:00
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
28页 567K
描述
ZBT SRAM, 256KX18, 5ns, CMOS, PBGA119

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71V2558XSA100BGG8 数据手册

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IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT™ SRAMs  
with 2.5V I/O, Burst Counter, and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
Pin Configuration — 128K x 36, 119 BGA  
1
2
3
4
5
6
7
DDQ  
6
4
8
16  
DDQ  
V
V
A
A
A
A
A
A
A
A
B
C
D
E
F
NC(2)  
ADV/LD  
2
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9
NC  
NC  
CE  
NC  
NC  
2
CE  
7
A
DD  
V
12  
15  
A
A
16  
I/O  
P3  
I/O  
SS  
SS  
SS  
SS  
SS  
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I/O  
15  
I/O  
V
V
V
NC  
V
V
V
17  
I/O  
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I/O  
13  
I/O  
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I/O  
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CE  
DDQ  
20  
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I/O  
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I/O  
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10  
V
V
V
V
OE  
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I/O  
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I/O  
G
H
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I/O  
NC(2)  
I/O  
2
BW  
3
BW  
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I/O  
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I/O  
SS  
SS  
9
I/O  
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I/O  
V
V
V
V
V
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R/W  
DDQ  
24  
DD  
DD  
V
DD  
DDQ  
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DD(1)  
SS  
DD(1)  
SS  
V
V
26  
I/O  
6
I/O  
7
I/O  
K
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I/O  
CLK  
NC  
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I/O  
27  
28  
4
I/O  
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I/O  
I/O  
4
BW  
BW1  
DDQ  
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SS  
V
SS  
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1
M
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I/O  
I/O  
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V
V
V
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SS  
V
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A
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I/O  
I/O  
I/O  
I/O  
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I/O  
P4  
SS  
0
A
0
V
I/OP1  
,
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A
DD  
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NC  
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NC  
LBO  
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10  
A
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NC  
A
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NC  
NC/ZZ  
(3)  
(3)  
(3)  
(3)  
(3,4)  
DDQ  
V
NC/TMS  
NC/TDI  
NC/TCK  
NC/TDO  
U
V
NC/TRST  
4875 drw 13a  
Top View  
Pin Configuration — 256K x 18, 119 BGA  
1
2
3
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5
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DDQ  
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DDQ  
V
V
A
A
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A
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A
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NC(2)  
ADV/LD  
3
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NC  
NC  
CE2  
NC  
NC  
NC  
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A
A
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8
I/O  
SS  
SS  
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I/O  
NC  
V
V
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NC  
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V
NC  
V
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I/O  
G
H
J
NC  
I/O  
NC  
I/O  
NC(2)  
BW  
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SS  
SS  
4
I/O  
NC  
V
V
V
V
V
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NC  
DDQ  
R/W  
DD(1)  
SS  
DD(1)  
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DD  
V
DD  
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I/O  
K
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I/O  
I/O  
CLK  
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I/O  
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CEN  
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I/O  
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NC  
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DDQ  
,
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A
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DD(1)  
NC  
LBO  
(5)  
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A
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A
A
NC  
A
NC/ZZ  
DDQ  
(3)  
(3)  
(3)  
(3)  
(3,4)  
NC/TMS  
NC/TDI  
NC/TCK  
NC/TDO  
U
V
NC/TRST  
V
4875 drw 13b  
TopView  
NOTES:  
1. J3, J5, and R5 do not have to be directly connected to VDD as long as the input voltage is ≥ VIH.  
2. G4 and A4 are reserved for future 8M and 16M respectively.  
3. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.  
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to VDD.  
5. Pin T7 supports ZZ (sleep mode) on the latest die revision.  
6.42  
7
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71V2558XSA100BGI IDT

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