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71342LA20PF8

更新时间： 2023-06-15 00:00:00
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
14页 124K
描述
TQFP-64, Reel

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71342LA20PF8 数据手册

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IDT71342SA/LA  
High-Speed 4K x 8 Dual-Port Static RAM with Semaphore  
Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the  
OperatingTemperatureandSupplyVoltage(5)  
71342X20  
71342X25  
Com'l & Ind  
71342X35  
Com'l & Ind  
Com'l Only  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
READ CYCLE  
____  
____  
____  
t
RC  
AA  
ACE  
AOE  
OH  
LZ  
HZ  
PU  
PD  
SOP  
WDD  
DDD  
SAA  
Read Cycle Time  
20  
25  
35  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
____  
____  
____  
t
Address Access Time  
20  
20  
25  
25  
35  
35  
Chip Enable Access Time(3)  
Output Enable Access Time  
Output Hold from Address Change  
Output Low-Z Time(1,2)  
____  
____  
____  
____  
____  
____  
t
t
15  
15  
20  
____  
____  
____  
t
0
0
0
____  
____  
____  
t
0
0
0
Output High-Z Time(1,2)  
15  
15  
20  
____  
____  
____  
t
t
Chip Enable to Power Up Time(2)  
Chip Disable to Power Down Time(2)  
SEM Flag Update Pulse (OE or SEM)  
0
0
0
____  
____  
____  
____  
____  
____  
t
50  
50  
50  
____  
____  
____  
t
10  
10  
15  
(4)  
____  
____  
____  
t
Write Pulse to Data Delay  
40  
50  
30  
25  
60  
35  
35  
Write Data Valid to Read Data Delay(4)  
Semaphore Address Access Time  
30  
____  
____  
____  
____  
____  
____  
t
____  
t
ns  
2721 tbl 09a  
71342X45  
Com'l Only  
71342X55  
Com'l & Ind  
71342X70  
Com'l Only  
Symbol  
READ CYCLE  
Parameter  
Min.  
Max.  
Min. Max.  
Min.  
Max.  
Unit  
____  
____  
____  
t
RC  
AA  
ACE  
AOE  
OH  
LZ  
HZ  
PU  
PD  
SOP  
WDD  
DDD  
SAA  
Read Cycle Time  
45  
55  
70  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
____  
____  
____  
t
Address Access Time  
45  
45  
55  
55  
70  
70  
Chip Enable Access Time(3)  
Output Enable Access Time  
Output Hold from Address Change  
Output Low-Z Time(1,2)  
____  
____  
____  
____  
____  
____  
t
t
25  
30  
40  
____  
____  
____  
t
0
0
0
____  
____  
____  
t
5
5
5
Output High-Z Time(1,2)  
20  
25  
30  
____  
____  
____  
t
t
Chip Enable to Power Up Time(2)  
Chip Disable to Power Down Time(2)  
SEM Flag Update Pulse (OE or SEM)  
Write Pulse to Data Delay(4)  
Write Data Valid to Read Data Delay(4)  
Semaphore Address Access Time  
0
0
0
____  
____  
____  
____  
____  
____  
t
50  
50  
50  
____  
____  
____  
t
15  
20  
20  
____  
____  
____  
t
70  
45  
45  
80  
55  
55  
90  
70  
70  
____  
____  
____  
____  
____  
____  
t
t
ns  
2721 tbl 09b  
NOTES:  
1. Transition is measured 0mV from Low or High-impedance voltage with the Ouput Test Load (Figure 2).  
2. This parameter is guaranteed by device characterization, but is not production tested.  
3. To access SRAM, CE = VIL, SEM = VIH. To access semaphore, CE = VIH, and SEM = VIL.  
4. 'X' in part number indicates power rating (SA or LA).  
5. Port-to-port delay through RAM cells from writing port to reading port, refer to “Timing Waveform of Write with Port-to-Port Read”.  
6.42  
6
1...3456789...14

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