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5P49EE505NDGI

更新时间： 2024-02-23 20:01:59

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艾迪悌 - IDT		时钟外围集成电路晶体
页数	文件大小	规格书
26页	248K
描述
Video Clock Generator, 120MHz, 3 X 3 MM, ROHS COMPLIANT, VFQFPN-20

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5P49EE505NDGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	3 X 3 MM, ROHS COMPLIANT, VFQFPN-20	针数：	20
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.84
JESD-30 代码：	S-XQCC-N20	JESD-609代码：	e3
长度：	3 mm	湿度敏感等级：	1
端子数量：	20	最高工作温度：	85 °C
最低工作温度：	-40 °C	最大输出时钟频率：	120 MHz
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装等效代码：	LCC20,.11SQ,16	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	1.8 V	主时钟/晶体标称频率：	40 MHz
认证状态：	Not Qualified	座面最大高度：	1 mm
子类别：	Clock Generators	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.4 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	3 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, VIDEO
Base Number Matches：	1

5P49EE505NDGI 数据手册

IDT5P49EE505

VERSACLOCK^®LOW POWER CLOCK GENERATOR

EEPROM CLOCK GENERATOR

OUT0

OUT4

Adjustable Configurable clock output 0. Single-ended output voltage levels

are register controlled by either VDDO1 or VDDO2.

Output

Buffered reference Sine wave clock output. Single-ended output

voltage levels are controlled by VDDA. Output high-Z when

disabled. AC couple wiht 0.1μF capacitor.

SDA

I/O

Open Drain Bidirectional I²C data. Logic levels set by VDDO1. 5V tolerant.

VDDO2

Power

Device power supply. Connect to 1.8 to 3.3V. Using register

settings, select output voltage levels for OUT0-OUT3. If VDDO2

is 1.8V, only OUT4 may be connected to VDDO2.

VDD

GND

Power

Device power supply. Connect to 1.8V.

Connect to Ground.

Note *: SEL pins should be controlled by 1.8V LVTTL logic; 3.3V tolerant.

Note 1: Outputs are user programmable to drive single-ended 1.8V/2.5V/3.3V LVTTL as indicated above.

Note 2: Default configuration CLK3=Buffered Reference output. All other outputs are off.

Note 3: Do not power up with SEL[1:0] = 00 (in Power down/Sleep mode).

Ideal Power Up Sequence

Ideal Power Down Sequence

1) V_DDO must drop first, followed by V_DDand V_DD

1) V_DDand V_DDx must come up first, followed by V_DD

2) V_DDand V_DDx must come down within 1ms after V_DDO1 comes down

3) V_DDO2 must be equal to, or lower than, V_DDO1

2) V_DDO1 must come up within 1ms after VDD and VDDX come up

3) V_DDO2 must be equal to, or lower than, V_DDO1

4) V_DDand V_DDx have approx. the same ramp rate

5) V_DDO1 and V_DDO2 have approx. same ramp rate

4) V_DDand V_DDx have approx. the same ramp rate

5) V_DDO1 and V_DDO2 have approx. same ramp rate

V_DDO1

_DDO2, V_DDO3

V_DDO2, V_DDO3

V_DD, V_DD

1 ms

IDT® VERSACLOCK LOW POWER CLOCK GENERATOR

IDT5P49EE505

REV J 101711

1 2 345 6 7...26

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与5P49EE505NDGI相关器件

型号	品牌	描述	获取价格	数据表
5P49EE505NDGI8	IDT	Video Clock Generator, 120MHz, 3 X 3 MM, ROHS COMPLIANT, VFQFPN-20	获取价格
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5P49EE515NDGI8	IDT	Clock Generator, 120MHz, 3 X 3 MM, ROHS COMPLIANT, VFQFN-20	获取价格
5P49EE601NLGI	IDT	VERSACLOCK? LOW POWER CLOCK GENERATOR	获取价格
5P49EE601NLGI8	IDT	VERSACLOCK? LOW POWER CLOCK GENERATOR	获取价格
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