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512MLF

更新时间： 2024-02-27 06:05:44
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艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
16页 189K
描述
PLL CLOCK MULTIPLIER

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512MLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP8,.25针数：8
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：0.66
其他特性：ALSO OPERATE AT 3.3V AT 160 MHZJESD-30 代码：R-PDSO-G8
JESD-609代码：e3长度：4.9 mm
湿度敏感等级：1端子数量：8
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：200 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP8,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3/5 V
主时钟/晶体标称频率：50 MHz认证状态：Not Qualified
座面最大高度：1.75 mm子类别：Clock Generators
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

512MLF 数据手册

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ICS8442BI Data Sheet  
700MHz, CRYSTAL OSCILLATOR-TO-DIFFERENTIAL LVDS FREQUENCY SYNTHESIZER  
APPLICATION INFORMATION  
STORAGE AREA NETWORKS  
A variety of technologies are used for interconnection of the quencies used as well as the settings for the ICS8442BI to  
elements within a SAN.The tables below lists the common fre- generate the appropriate frequency.  
Table 8. Common SANs Application Frequencies  
Reference Frequency to SERDES  
(MHz)  
Crystal Frequency  
(MHz)  
Interconnect Technology  
Gigabit Ethernet  
Fibre Channel  
Clock Rate  
1.25 GHz  
125, 250, 156.25  
106.25, 53.125, 132.8125  
125, 250  
25, 19.53125  
16.6015625, 25  
25  
FC1 1.0625 GHz  
FC2 2.1250 GHz  
Infiniband  
2.5 GHz  
Table 9. Configuration Details for SANs Applications  
ICS8442BI  
ICS8442BI  
M & N Settings  
Interconnect  
Technology  
Crystal Frequency  
(MHz)  
Output Frequency  
to SERDES  
(MHz)  
M8 M7 M6 M5 M4 M3 M2 M1 M0 N1 N0  
25  
125  
250  
0
0
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0
1
1
1
1
1
1
0
0
1
0
0
1
0
0
0
1
25  
Gigabit Ethernet  
25  
156.25  
156.25  
53.125  
106.25  
132.8125  
125  
19.53125  
25  
Fiber Channel 1  
Fiber Channel 2  
Infiniband  
25  
16.6015625  
25  
25  
250  
POWER SUPPLY FILTERINGT ECHNIQUES  
As in any high speed analog circuitry, the power supply pins  
are vulnerable to random noise. The ICS8442BI provides  
separate power supplies to isolate any high switching noise  
from the outputs to the internal PLL. VDD and VDDA, should  
be individually connected to the power supply plane through  
vias, and bypass capacitors should be used for each pin. To  
achieve optimum jitter performance, better power supply  
isolation is required. Figure 2 illustrates how a 10Ω along  
|with a 10µF and a 0.01µF bypass capacitor should be  
connected to each VDDA pin.  
3.3V  
VDD  
.01µF  
.01µF  
10Ω  
VDDA  
10µF  
FIGURE 2. POWER SUPPLY FILTERING  
ICS8442BYI REVISION A NOVEMBER 18, 2013  
8
©2013 Integrated Device Technology, Inc.  
1...567891011...16

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