48SD6404RPFE

更新时间： 2024-02-01 19:56:26

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麦斯威 - MAXWELL		动态存储器
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42页	595K
描述
256 Mb SDRAM 16-Meg X 4-Bit X 4-Banks

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48SD6404RPFE 技术参数

生命周期：	Contact Manufacturer	零件包装代码：	DFP
包装说明：	DFP,	针数：	72
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.33
Is Samacsys：	N	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	6 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-XDFP-F72	长度：	26.67 mm
内存密度：	268435456 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	4	功能数量：	1
端口数量：	1	端子数量：	72
字数：	67108864 words	字数代码：	64000000
工作模式：	SYNCHRONOUS	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	64MX4
封装主体材料：	UNSPECIFIED	封装代码：	DFP
封装形状：	RECTANGULAR	封装形式：	FLATPACK
认证状态：	Not Qualified	座面最大高度：	4.16 mm
自我刷新：	YES	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	MILITARY	端子形式：	FLAT
端子节距：	0.635 mm	端子位置：	DUAL
宽度：	19 mm	Base Number Matches：	1

48SD6404RPFE 数据手册

48SD6404

256Mb (16-Meg X 4-Bit X 4-Banks) SDRAM

TABLE 5. AC Electrical Characteristics

(V =3.3V + 0.3V, V Q = 3.3V + 0.3V, T = -55 TO 125°C, UNLESS OTHERWISE SPECIFIED)

P^ARAMETER

SYMBOL

SUBGROUPS

MIN

TYP

MAX

UNIT

System clock cycle time¹

t_CK

9, 10, 11

(CAS latency = 2)

(CAS latency = 3)

7.5

CLK high pulse width^1,7

CLK low pulse width^1,7

t_CKH

t_CKL

t_AC

9, 10, 11

2.5

1,2

Access time from CLK

(CAS latency = 2)

(CAS latency = 3)

Data-out hold time^1,2

CLK to Data-out low impedance^1,2,3,7

CLK to Data-out high impedance^1,4

(CAS latency = 2, 3)

t_OH

t_LZ

9, 10, 11

2.7

t_HZ

5.4

Input setup time^1,5,6

t_AS, t_CS,

t_DS, t_CES

9, 10, 11

1.5

CKE setup time for power down exit¹

Input hold time^1,6

t_CESP

9, 10, 11

1.5

t_AH, t_CH, t_DH

t_CEH

Ref/Active to Ref/Active command period¹

Active to Precharge command period¹

t_RC

t_RAS

t_RCD

9, 10, 11

120000

Active command to column command

(same bank)¹

Precharge to Active command period¹

Write recovery or data-in to precharge lead time¹

Active( a) to Active (b) command period¹

Transition time(rise and fall)⁷

t_RP

t_DPL

t_RRD

t_T

9, 10, 11

@ 105 °C

@ 85 °C

@ 70 °C

Refresh Period

t_REF

6.4

16⁸

128

1. AC measurements assume t_T=1 ns. Reference level for timing of input signals is 1.5V.

2. Access time is measured at 1.5V.

3. t_LZ(min) defines the time at which the outputs achieve the low impedance state.

4. t_HZ(min) defines the time at which the outputs achieve the high impedance state.

5. t_CESdefines CKE setup time to CLK rising edge except fot the power down exit command.

6. t_AS/t_AH: Address, t_CS/t_CH: /CS, /RAS, /CAS, /WE, DQM

7. Guaranteed by design. (Not tested)

8. Guarenteed by Device Characterization Testing. (Not 100% Tested)

01.11.05 Rev 2

All data sheets are subject to change without notice

1 2 3 456 7 8...42

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