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X4323S8IZ-4.5A

更新时间： 2024-02-10 07:29:34
品牌 Logo 应用领域
瑞萨 - RENESAS 光电二极管
页数 文件大小 规格书
22页 342K
描述
1-CHANNEL POWER SUPPLY MANAGEMENT CKT, PDSO8, 0.150 INCH, ROHS COMPLIANT, SOIC-8

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X4323S8IZ-4.5A 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP,
针数：8Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.31其他特性：RESET THRESHOLD VOLTAGE IS 4.62V
可调阈值：YES模拟集成电路 - 其他类型：POWER SUPPLY MANAGEMENT CIRCUIT
JESD-30 代码：R-PDSO-G8JESD-609代码：e3
长度：4.9022 mm信道数量：1
功能数量：1端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：1.7272 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.9116 mmBase Number Matches：1

X4323S8IZ-4.5A 数据手册

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X4323, X4325  
PIN CONFIGURATION  
8-Pin JEDEC SOIC  
VCC  
1
2
3
4
8
7
6
5
S0  
S1  
WP  
SCL  
SDA  
RST/RST  
VSS  
8-Pin TSSOP  
SCL  
SDA  
1
2
3
4
8
7
6
5
WP  
VCC  
VSS  
RST/RST  
S0  
S1  
PIN FUNCTION  
Pin Pin  
(SOIC) (TSSOP)  
Name  
S0  
Function  
1
2
3
3
4
5
Device Select Input  
Device Select Input  
S1  
RESET/  
RESET  
Reset Output. RESET/RESET is an active LOW/HIGH, open drain output which  
goes active whenever VCC falls below the minimum VCC sense level. It will remain ac-  
tive until VCC rises above the minimum VCC sense level for 250ms. RESET/RESET  
goes active if the Watchdog Timer is enabled and SDA remains either HIGH or LOW  
longer than the selectable Watchdog time out period. A falling edge on SDA, while  
SCL is HIGH, resets the Watchdog Timer. RESET/RESET goes active on power-up-  
power-up and remains active for 250ms after the power supply stabilizes.  
4
5
6
7
VSS  
Ground  
SDA  
Serial Data. SDA is a bidirectional pin used to transfer data into and out of the de-  
vice. It has an open drain output and may be wire ORed with other open drain or  
open collector outputs. This pin requires a pull up resistor and the input buffer is al-  
ways active (not gated).  
Watchdog Input. A HIGH to LOW transition on the SDA (while SCL is HIGH) restarts  
the Watchdog timer. The absence of a HIGH to LOW transition within the watchdog  
time out period results in RESET/RESET going active.  
6
7
8
1
SCL  
WP  
Serial Clock. The Serial Clock controls the serial bus timing for data input and output.  
Write Protect. WP HIGH used in conjunction with WPEN bit prevents writes to the  
control register.  
8
2
VCC  
Supply Voltage  
FN8122.1  
May 25, 2006  
2
1234567...22

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