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WED2ZL361MSJ28BC

更新时间： 2023-07-15 00:00:00
品牌 Logo 应用领域
WEDC 静态存储器内存集成电路
页数 文件大小 规格书
12页 263K
描述
SRAM Module, 1MX36, 2.8ns, CMOS, PBGA119, PLASTIC, BGA-119

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WED2ZL361MSJ28BC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, BGA-119Reach Compliance Code：unknown
风险等级：5.88最长访问时间：2.8 ns
其他特性：PIPELINED ARCHITECTUREJESD-30 代码：R-PBGA-B119
长度：23 mm内存密度：37748736 bit
内存集成电路类型：SRAM MODULE内存宽度：36
功能数量：1端子数量：119
字数：1048576 words字数代码：1000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：1MX36
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：2.79 mm
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：17 mm

WED2ZL361MSJ28BC 数据手册

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WED2ZL361MSJ  
White Electronic Designs  
1M x 36 Synchronous Pipeline Burst NBL SRAM  
FEATURES  
DESCRIPTION  
n Fast clock speed: 250, 225, 200, 166, 150, 133MHz  
n Fast access times: 2.6, 2.8, 3.0, 3.5, 3.8, 4.2ns  
n Fast OE access times: 2.6, 2.8, 3.0, 3.5ns, 3.8ns, 4.2ns  
The WEDC SyncBꢂrst - SRAM ꢃamily employs high-speed,  
loꢁ-poꢁer CMOS designs that are ꢃabricated ꢂsing an  
advanced CMOS process. WEDC’s 36Mb SyncBꢂrst SRAMs  
integrate tꢁo 1M x 18 SRAMs into a single BGA package  
to provide 1M x 36 conꢃigꢂration. All synchronoꢂs inpꢂts  
pass throꢂgh registers controlled by a positive-edge-  
triggered single-clock inpꢂt (CLK). The NBL or No Bꢂs  
Latency Memory ꢂtilizes all the bandꢁidth in any combi-  
nation oꢃ operating cycles. Address, data inpꢂts, and all  
control signals except oꢂtpꢂt enable and linear bꢂrst  
order are synchronized to inpꢂt clock. Bꢂrst order con-  
trol mꢂst be tied “High or Loꢁ.” Asynchronoꢂs inpꢂts  
inclꢂde the sleep mode enable (ZZ). Oꢂtpꢂt Enable  
controls the oꢂtpꢂts at any given time. Write cycles are  
internally selꢃ-timed and initiated by the rising edge oꢃ  
the clock inpꢂt. This ꢃeatꢂre eliminates complex oꢃꢃ-chip  
ꢁrite pꢂlse generation and provides increased timing  
ꢃlexibility ꢃor incoming signals.  
n Separate +2.5V  
5ꢀ poꢁer sꢂpplies ꢃor core, ꢄIO  
(VDD, VDDQ)  
n Snooze Mode ꢃor redꢂced-standby poꢁer  
n ꢄndividꢂal Byte Write control  
n Clock-controlled and registered addresses, data ꢄIOs  
and control signals  
n Bꢂrst control (interleaved or linear bꢂrst)  
n Packaging:  
•119-bꢂmp BGA package  
• JEDEC Pin Conꢃigꢂration  
n Loꢁ capacitive bꢂs loading  
NOTE: NBL (No Bꢂs Latency) is eqꢂivalent to ZBT™.  
PIN CONFIGURATION  
FIGꢀ 1  
BLOCK DIAGRAM  
(TOP VIEW)  
1
2
3
SA  
4
5
SA  
6
7
A
B
C
D
E
F
VDDQ  
NC  
SA  
SA  
SA  
VDDQ  
NC  
CE2  
SA  
SA  
ADV  
VDD  
NC  
SA  
CE2  
SA  
NC  
SA  
SA  
NC  
DQc  
DQc  
VDDQ  
DQc  
DQc  
VDDQ  
DQd  
DQd  
VDDQ  
DQd  
DQd  
NC  
DQPc  
DQc  
DQc  
DQc  
DQc  
VDD  
VSS  
VSS  
VSS  
BWc  
VSS  
NC  
VSS  
BWd  
VSS  
VSS  
VSS  
LBO  
SA  
VSS  
VSS  
VSS  
BWb  
VSS  
NC  
VSS  
BWa  
VSS  
VSS  
VSS  
NC  
SA  
DQPb  
DQb  
DQb  
DQb  
DQb  
VDD  
DQb  
DQb  
VDDQ  
DQb  
DQb  
VDDQ  
DQa  
DQa  
VDDQ  
DQa  
DQa  
NC  
1M x 18  
1M x 18  
CE1  
OE  
CLK  
CKE  
ADV  
LBO  
CE1  
CE2  
CE2  
OE  
CLK  
CKE  
ADV  
LBO  
CS1  
CS2  
CS2  
OE  
CLK  
CKE  
ADV  
LBO  
CS1  
CS2  
CS2  
OE  
G
H
J
SA  
WE  
VDD  
CLK  
NC  
WE  
ZZ  
WE  
ZZ  
WE  
ZZ  
K
L
DQd  
DQd  
DQd  
DQd  
DQPd  
SA  
DQa  
DQa  
DQa  
DQa  
DQPa  
SA  
Address Bus  
(SA0 – SA19)  
M
N
P
R
T
CKE  
SA1  
SA0  
VDD  
SA  
DQc, DQd  
DQPc, DQPd  
DQa, DQb  
DQPa, DQPb  
DQa  
DQPa  
–
–
DQd  
DQPd  
NC  
NC  
SA  
ZZ  
U
VDDQ  
NC  
NC  
NC  
NC  
NC  
VDDQ  
October 2002 Revꢀ 1  
ECO # 15465  
1
White Electronic Designs Corporation • (508) 366-5151 • wwwꢀwhiteedcꢀcom  
1234567...12

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型号 品牌 获取价格 描述 数据表
WED2ZL361MSJ30BC WEDC

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 		SRAM Module, 1MX36, 3ns, CMOS, PBGA119, PLASTIC, BGA-119
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WED2ZL361MSJ-BC ETC

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 		NBL SSRAM MCP
WED2ZL361MV WEDC

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 		1Mx36 Synchronous Pipeline Burst NBL SRAM
WED2ZL361MV35BC WEDC

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 		1Mx36 Synchronous Pipeline Burst NBL SRAM
WED2ZL361MV35BCI WEDC

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 		SRAM,

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