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U6264ASA07

更新时间： 2024-01-02 15:50:27
品牌 Logo 应用领域
ZMD 内存集成电路静态存储器光电二极管
页数 文件大小 规格书
8页 167K
描述
Automotive 8K x 8 SRAM

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U6264ASA07 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP28,.45
针数：28Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.73Is Samacsys：N
最长访问时间：70 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：17.9 mm内存密度：65536 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端口数量：1
端子数量：28字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：125 °C最低工作温度：-40 °C
组织：8KX8输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP28,.45
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：2.65 mm最小待机电流：2 V
子类别：SRAMs最大压摆率：0.055 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：AUTOMOTIVE
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
Base Number Matches：1

U6264ASA07 数据手册

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U6264ASA07  
Automotive 8K x 8 SRAM  
change, the data outputs go High-Z  
until the new read information is  
Features  
Description  
available. The full CMOS data out-  
puts have no preferred state. If the  
memory is driven by CMOS levels  
in the active state, and if there is no  
change of the address, data input  
and control signals W or G, the ope-  
rating current (at IO = 0 mA) drops  
to the value of the operating current  
in the Standby mode. The Read  
cycle is finished by the falling edge  
of E2 or W, or by the rising edge of  
E1, respectively.  
8192 x 8 bit static CMOS RAM  
70 ns Access Time  
Common data inputs and outputs  
Three-state outputs  
Typ. operating supply current:  
30 mA  
The U6264ASA07 is a static RAM  
manufactured using a CMOS pro-  
cess technology with the following  
operating modes:  
- Read  
- Write  
- Standby  
- Data Retention  
TTL/CMOS-compatible  
Automatic reduction of power  
dissipation in long Read or Write  
cycles  
Power supply voltage 5 V  
Operating temperature ranges  
-40 to 125 °C  
Quality assessment according to  
CECC 90000, CECC 90100 and  
CECC 90111  
ESD protection > 2000 V  
(MIL STD 883C M3015.7)  
Latch-up immunity > 100 mA  
Packages: SOP28 (300 mil)  
SOP28 (330 mil)  
The memory array is based on a  
6-transistor cell.  
The circuit is activated by the rising  
edge of E2 (at E1 = L), or the falling  
edge of E1 (at E2 = H). The  
address and control inputs open  
simultaneously. According to the Data retention is guaranteed down  
information of W and G, the data to 2 V. With the exception of E2, all  
inputs, or outputs, are active. inputs consist of NOR gates, so that  
During the active state (E1 = L and no pull-up/pull-down resistors are  
E2 = H), each address change required. This gate circuit allows to  
leads to a new Read or Write cycle. achieve low power standby require-  
In a Read cycle, the data outputs ments by activation with TTL-levels  
are activated by the falling edge of too.  
G, afterwards the data word read If the circuit is inactivated by E2 = L,  
will be available at the outputs  
the standby current (TTL) drops to  
DQ0 DQ7. After the address 150 µA typ.  
-
Pin Description  
Pin Configuration  
1
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
n.c.  
A12  
A7  
VCC  
2
W (WE)  
E2 (CE2)  
A8  
3
Signal Name Signal Description  
4
A6  
5
A5  
A9  
A0 - A12  
Address Inputs  
Data In/Outputs  
Chip Enable 1  
Chip Enable 2  
Output Enable  
Read/Write Enable  
Power Supply Voltage  
Ground  
6
A4  
A11  
DQ0 - DQ7  
7
A3  
G (OE)  
A10  
E1  
SOP  
8
A2  
E2  
9
A1  
E1 (CE1)  
DQ7  
G
10  
11  
12  
13  
14  
A0  
W
DQ0  
DQ1  
DQ2  
VSS  
DQ6  
VCC  
VSS  
DQ5  
DQ4  
not connected  
n.c.  
DQ3  
Top View  
December 12, 1997  
1
12345678

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型号 品牌 获取价格 描述 数据表
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