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TMS320C52PJ80

更新时间： 2024-02-20 16:48:28
品牌 Logo 应用领域
德州仪器 - TI 数字信号处理器
页数 文件大小 规格书
91页 1303K
描述
DIGITAL SIGNAL PROCESSORS

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TMS320C52PJ80 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：QFP, QFP100,.7X.9针数：100
Reach Compliance Code：not_compliantECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.84
地址总线宽度：16桶式移位器：YES
位大小：16边界扫描：YES
最大时钟频率：80 MHz外部数据总线宽度：16
格式：FIXED POINT内部总线架构：MULTIPLE
JESD-30 代码：R-PQFP-G100长度：20 mm
低功率模式：YES端子数量：100
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP100,.7X.9封装形状：RECTANGULAR
封装形式：FLATPACK峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
RAM（字数）：1056座面最大高度：3.1 mm
子类别：Digital Signal Processors最大压摆率：157 mA
最大供电电压：5.25 V最小供电电压：4.75 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER

TMS320C52PJ80 数据手册

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TMS320C5x, TMS320LC5x  
DIGITAL SIGNAL PROCESSORS  
SPRS030A – APRIL 1995 – REVISED APRIL 1996  
Pin Functions for Devices in the PQ Package  
SIGNAL  
TYPE  
DESCRIPTION  
PARALLEL INTERFACE BUS  
A0–A15  
I/O/Z  
I/O/Z  
O/Z  
16-bit external address bus (MSB: A15, LSB: A0)  
16-bit external data bus (MSB: D15, LSB: D0)  
Program, data, and I/O space select outputs, respectively  
Timing strobe for external cycles and external DMA  
Read/write select for external cycles and external DMA  
Read and write strobes, respectively, for external cycles  
External bus ready/wait-state control input  
D0–D15  
PS, DS, IS  
STRB  
I/O/Z  
I/O/Z  
O/Z  
R/W  
RD, WE  
READY  
BR  
I
I/O/Z  
Bus request. Arbitrates global memory and external DMA  
SYSTEM INTERFACE/CONTROL SIGNALS  
Reset. Initializes device and sets PC to zero  
Microprocessor/microcomputer mode select. Enables internal ROM  
Puts parallel I/F bus in high-impedance state after current cycle  
Hold acknowledge. Indicates external bus in hold state  
External flag output. Set/cleared through software  
I/O branch input. Implements conditional branches  
Timer output signal. Indicates output of internal timer  
Instruction acquisition signal  
RS  
I
MP/MC  
HOLD  
HOLDA  
XF  
I
I
O/Z  
O/Z  
I
BIO  
TOUT  
IAQ  
O/Z  
O/Z  
O/Z  
I
IACK  
INT1–INT4  
NMI  
Interrupt acknowledge signal  
External interrupt inputs  
I
Nonmaskable external interrupt  
SERIAL PORT INTERFACE (SPI)  
DR  
I
O/Z  
I
Serial receive-data input  
DX  
Serial transmit-data output. In high-impedance state when not transmitting  
Serial receive-data clock input  
CLKR  
CLKX  
FSR  
FSX  
I/O/Z  
I
Serial transmit-data clock. Internal or external source  
Serial receive-frame-synchronization input  
I/O/Z  
Serial transmit-frame-synchronization signal. Internal or external source  
TDM SERIAL-PORT INTERFACE  
TDR  
I
O/Z  
I
TDM serial receive-data input  
TDX  
TDM serial transmit-data output. In high-impedance state when not transmitting  
TDM serial receive-data clock input  
TCLKR  
TCLKX  
I/O/Z  
TDM serial transmit-data clock. Internal or external source  
TDM serial receive-frame-synchronization input. In the TDM mode, TFSR/TADD is used to output/  
input the address of the port.  
TFSR / TADD  
I/O/Z  
I
TDM serial transmit-frame-synchronization signal. Internal or external source. In the TDM mode,  
TFSX/TFRM becomes TFRM, the TDM frame synchronization.  
TFSX /TFRM  
LEGEND:  
I
= Input  
O = Output  
Z = High impedance  
4
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443  
1234567...91

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