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TH74KB26AVWJNPGS

更新时间： 2024-01-20 05:22:13
品牌 Logo 应用领域
爱特美尔 - ATMEL /
页数 文件大小 规格书
20页 1122K
描述
CCD Sensor, 2.50V, Square, Surface Mount, CERAMIC, J LEAD PACKAGE-84

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TH74KB26AVWJNPGS 技术参数

生命周期：ObsoleteReach Compliance Code：unknown
风险等级：5阵列类型：LINEAR
主体长度或直径：30.22 mm动态范围：10000 dB
外壳：CERAMIC, METAL-SEALED COFIRED安装特点：SURFACE MOUNT
最大工作电流：1 mA输出范围：2.50V
输出类型：DIGITAL VOLTAGE封装形状/形式：SQUARE
像素大小：26 µm传感器/换能器类型：IMAGE SENSOR,CCD
光谱响应 (nm)：800-1700最大供电电压：18.5 V
最小供电电压：17.5 V表面贴装：YES
端接类型：SOLDERBase Number Matches：1

TH74KB26AVWJNPGS 数据手册

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TH7426A/27A  
TABLE 2 - CONNECTION DIAGRAMS  
Pin n° EVEN Sym-  
Designation  
Pin n° ODD Sym-  
Mo- bol  
Designation  
Mo-  
bol  
dule #  
dule #  
1...2  
NC  
Not connected  
44...51  
TC+ Thermoelectric cooler (positive node)  
see notes (2) (3)  
3...6  
7...9  
10  
TS  
Temperature sensor see note (3)  
Not connected  
52...55  
56  
NC  
Not connected  
NC  
O
O
O
O
O
O
O
VG1 Lateral skimming gate bias  
DNC Do not connect see note (4)  
NC Not connected  
57  
Photodiode lateral transfer clock  
Electrical injection clock  
φX  
11...14  
15  
58  
φPL  
E
E
E
E
VDD Output amplifier drain & RE supplies  
VOS Video output signal (pixels 0-298)  
GND Video ground  
59  
VGL1 Preload skimming gate bias  
VGL2 Preload storage gate bias  
16  
60  
17  
61  
Shift register clock 2 (gated by RE)  
φL2  
18  
VSS CCD substrate bias (phases return)  
62  
RE  
Read enable control signal  
(pixels 1-299)  
19  
20  
21  
22  
23  
24  
E
E
E
E
E
E
CCD reset clock  
63  
64  
65  
O
O
O
O
O
O
Shift register clock 1  
φR  
φL1  
VDR Reset bias  
VN  
Photodiode substrate bias see note (1)  
VGS Output gate bias  
VGS Output gate bias  
VDR Reset bias  
VN  
φL1  
RE  
Photodiode substrate bias see note (1) 66  
Shift register clock 1  
67  
68  
CCD reset clock  
φR  
Read enable control signal  
(pixels 0-298)  
VSS CCD substrate bias (phases return)  
25  
26  
E
E
E
E
E
E
Shift register clock 2 (gated by RE)  
69  
70  
O
O
O
GND Video ground  
φL2  
VGL2 Preload storage gate bias  
VGL1 Preload skimming gate bias  
VOS Video output signal (pixels 1-299)  
VDD Output amplifier drain & RE supplies  
27  
71  
28  
Electrical injection clock  
72...75  
76  
NC  
Not connected  
φPL  
φX  
29  
Photodiode lateral transfer clock  
DNC Do not connect see note (4)  
30  
VG1 Lateral skimming gate bias  
NC Not connected  
77...79  
80...83  
84  
NC  
TS  
NC  
Not connected  
31...34  
35...42  
Temperature sensor see note (3)  
Not connected  
TC- Thermoelectric cooler (negative  
node) see notes (2) (3)  
43  
NC  
Not connected  
Notes : 1 Pin 22 and 64 are internally connected together  
Notes : 2 In each group every pins must be connected and tied together in order to lower pin current density  
Notes : 3 Not connected on non cooled package  
Notes : 4 DNC (Do Not Connect). Pins which are internally connected and must not be used.  
4/20  
1234567...20

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