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TDA8752AH8BA-S

更新时间： 2024-02-20 08:17:08

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恩智浦 - NXP		转换器
页数	文件大小	规格书
40页	250K
描述
IC 3-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP100, PLASTIC, SOT-317-2, QFP-64, Analog to Digital Converter

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TDA8752AH8BA-S 技术参数

生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	QFP,	针数：	100
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.83
最大模拟输入电压：	1.2 V	最小模拟输入电压：	0.4 V
转换器类型：	ADC, PROPRIETARY METHOD	JESD-30 代码：	S-PQFP-G100
长度：	20 mm	最大线性误差 (EL)：	0.5859%
模拟输入通道数量：	3	位数：	8
功能数量：	1	端子数量：	100
最高工作温度：	70 °C	最低工作温度：
输出位码：	BINARY	输出格式：	PARALLEL, 8 BITS
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装形状：	SQUARE	封装形式：	FLATPACK
认证状态：	Not Qualified	采样速率：	100 MHz
座面最大高度：	3.2 mm	标称供电电压：	5 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	宽度：	14 mm
Base Number Matches：	1

TDA8752AH8BA-S 数据手册

Philips Semiconductors

Product speciﬁcation

Triple high-speed Analog-to-Digital

Converter (ADC)

TDA8752A

QUICK REFERENCE DATA

SYMBOL

PARAMETER

analog supply voltage

CONDITIONS

MIN.

TYP.

5.0

MAX.

UNIT

V_CCA

V_DDD

V_CCD

V_CCO

for R, G and B channels 4.75

for I²C-bus and 3-wire

5.25

−

logic supply voltage

4.75

5.0

120

1.0

digital supply voltage

output stages supply voltage

for R, G and B channels 4.75

V_CCA(PLL)analog PLL supply voltage

V_CCO(PLL)output PLL supply voltage

4.75

−

I_CCA

I_DDD

I_CCD

I_CCO

analog supply current

logic supply current

for I²C-bus and 3-wire

−

digital supply current

output stages supply current

−

f_CLK= 100 MHz;

ramp input

−

I_CCA(PLL)

analog PLL supply current

−

I_CCO(PLL)output PLL supply current

−

f_CLK

maximum clock frequency

TDA8752A/6

TDA8752A/8

100

−

MHz

kHz

MHz

LSB

−

f_ref(PLL)

f_VCO

PLL reference clock frequency

VCO output clock frequency

DC integral non linearity

−

280

100

±1.5

−

INL

from analog input to

digital output; full-scale;

ramp input;

±0.5

_CLK= 100 MHz

DNL

DC differential non linearity

from analog input to

digital output; full-scale;

ramp input;

−

±0.5

±1.0

LSB

f_CLK= 100 MHz

∆G_amp/T

ampliﬁer gain stability as a function of

temperature

V_ref= 2.5 V with

100 ppm/°C maximum

−

200

ppm/°C

ampliﬁer bandwidth

−3 dB; T_amb= 25 °C

250

−

MHz

t_set

settling time of the ADC block plus AGC input signal settling

−

time < 1 ns; T_amb= 25 °C

DR_PLL

P_tot

PLL divider ratio

100

−

4095

total power consumption

f_CLK= 100 MHz;

ramp input

−

1.0

−

j_PLL(rms)

maximum PLL phase jitter (RMS value) f_ref= 66.67 kHz;

f_CLK= 100 MHz

−

0.3

−

1999 Feb 24

1 234 5 6 7...40

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