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SN74LS74N

更新时间： 2024-01-06 17:59:26

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安森美 - ONSEMI		光电二极管输出元件逻辑集成电路触发器
页数	文件大小	规格书
3页	77K
描述
LS SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, INVERTED OUTPUT, PDIP14, PLASTIC, DIP-14

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SN74LS74N 技术参数

生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	PLASTIC, DIP-14	针数：	14
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.56	Is Samacsys：	N
系列：	LS	JESD-30 代码：	R-PDIP-T14
逻辑集成电路类型：	D FLIP-FLOP	位数：	1
功能数量：	2	端子数量：	14
最高工作温度：	70 °C	最低工作温度：
输出极性：	INVERTED	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装形状：	RECTANGULAR
封装形式：	IN-LINE	认证状态：	Not Qualified
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	TTL	温度等级：	COMMERCIAL
端子形式：	THROUGH-HOLE	端子位置：	DUAL
触发器类型：	POSITIVE EDGE	最小 fmax：	25 MHz
Base Number Matches：	1

SN74LS74N 数据手册

SN54/74LS74A

DUAL D-TYPE POSITIVE

EDGE-TRIGGERED FLIP-FLOP

The SN54/74LS74A dual edge-triggered flip-flop utilizes Schottky TTL cir-

cuitry to produce high speed D-type flip-flops. Each flip-flop has individual

clear and set inputs, and also complementary Q and Q outputs.

Information at input D is transferred to the Q output on the positive-going

edge of the clock pulse. Clock triggering occurs at a voltage level of the clock

pulse and is not directly related to the transition time of the positive-going

pulse. When the clock input is at either the HIGH or the LOW level, the D input

signal has no effect.

DUAL D-TYPE POSITIVE

EDGE-TRIGGERED FLIP-FLOP

LOW POWER SCHOTTKY

J SUFFIX

CERAMIC

LOGIC DIAGRAM (Each Flip-Flop)

CASE 632-08

SET (S

)

4 (10)

5 (9)

CLEAR (CD)

1 (13)

N SUFFIX

PLASTIC

CASE 646-06

CLOCK

3 (11)

6 (8)

2 (12)

D SUFFIX

SOIC

CASE 751A-02

ORDERING INFORMATION

SN54LSXXJ

SN74LSXXN

SN74LSXXD

Ceramic

Plastic

SOIC

MODE SELECT — TRUTH TABLE

INPUTS

OUTPUTS

OPERATING MODE

Set

LOGIC SYMBOL

Reset (Clear)

*Undetermined

Load “1” (Set)

Load “0” (Reset)

* Both outputs will be HIGH while both S and C are LOW, but the output states are unpredictable

if S and C goHIGHsimultaneously. If the levels at the set and clear are near V maximumthen

we cannot guarantee to meet the minimum level for V

H, h = HIGH Voltage Level

L, I = LOW Voltage Level

X = Don’t Care

i, h (q) = Lower case letters indicate the state of the referenced input (or output) one set-up time

i, h (q) = prior to the HIGH to LOW clock transition.

= PIN 14

GND = PIN 7

FAST AND LS TTL DATA

5-72

12 3

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型号	品牌	获取价格	描述	数据表
SN74LS74N3	ROCHESTER	获取价格	D Flip-Flop
SN74LS74N3	TI	获取价格	IC JBAR-KBAR FLIP-FLOP, FF/Latch
SN74LS74NP3	ROCHESTER	获取价格	D Flip-Flop
SN74LS74NP3	TI	获取价格	IC JBAR-KBAR FLIP-FLOP, FF/Latch
SN74LS75	MOTOROLA	获取价格	4-BIT D LATCH LOW POWER SCHOTTKY
SN74LS75	FREESCALE	获取价格	4-BIT D LATCH LOW POWER SCHOTTKY
SN74LS75	TI	获取价格	4-BIT BISTABLE LATCHES
SN74LS75D	TI	获取价格	4-BIT BISTABLE LATCHES
SN74LS75D	MOTOROLA	获取价格	4-BIT D LATCH
SN74LS75D3	TI	获取价格	IC,LATCH,SINGLE,4-BIT,LS-TTL,SOP,16PIN,PLASTIC

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