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Datasheet > 逻辑 > 总线驱动器/收发器> PI74FCT162511ATVX
PI74FCT162511ATVX PDF预览

PI74FCT162511ATVX

更新时间： 2024-01-09 09:59:57
品牌 Logo 应用领域
百利通 - PERICOM /
页数 文件大小 规格书
8页 90K
描述
Registered Bus Transceiver, FCT Series, 1-Func, 16-Bit, True Output, CMOS, PDSO56, 0.300 INCH, SSOP-56

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PI74FCT162511ATVX 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：56
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.45
其他特性：INDEPENDENT OUTPUT ENABLE FOR EACH DIRECTION; PARITY GENERATION/ERROR DETECTION A TO B系列：FCT
JESD-30 代码：R-PDSO-G56JESD-609代码：e0
长度：18.415 mm负载电容（CL）：50 pF
逻辑集成电路类型：REGISTERED BUS TRANSCEIVER位数：16
功能数量：1端口数量：2
端子数量：56最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE WITH SERIES RESISTOR
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH传播延迟（tpd）：6 ns
认证状态：Not Qualified座面最大高度：2.794 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
宽度：7.5 mmBase Number Matches：1

PI74FCT162511ATVX 数据手册

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PI74FCT16511/162511T  
16-BIT REGISTERED/  
LATCHED TRANSCEIVER WITH PARITY  
Product Pin Description  
Product Pin Configuration  
Pin Name  
OEAB  
OEBA  
CLKAB  
CLKBA  
LEAB  
Description  
A-to-B Output Enable Input (Active LOW)  
B-to-A Output Enable Input (Active LOW)  
A-to-B Clock Input  
OEAB  
LEAB  
GENCHK  
CLKAB  
1
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
2
PA1  
PB1  
3
GND  
GND  
B-to-A Clock Input  
4
A
A
0
1
B
0
1
A-to-B Latch Enable Input  
5
B
LEBA  
B-to-A Latch Enable Input  
6
VCC  
VCC  
PERA  
Parity Error (Open Drain) on A Outputs  
Parity Error (Open Drain) on B Outputs  
A-to-B Data Inputs or B-to-A 3-State Outputs  
B-to-A Data Inputs or B-to-A 3-State Outputs  
Parity Mode Selection Input  
7
A2  
A3  
A4  
A5  
A6  
A7  
B2  
B3  
B4  
B5  
B6  
B7  
PERB  
8
9
Ax  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
Bx  
ODD/EVEN(1)  
GEN/CHK(1)  
PAx(2)  
A-to-B Port Generate or Check Mode Input  
A-to-B Parity Input, B-to-A Parity Output  
B-to-A Parity Input, A-to-B Parity Output  
Ground  
56-PIN  
V56  
A56  
GND  
PERB  
GND  
PBx  
PERA  
GND  
A
A
8
9
B
B
B
B
B
B
V
B
B
8
VCC  
Power  
9
NOTES:  
A10  
A11  
A12  
A13  
10  
11  
12  
13  
CC  
14  
15  
1. ODD/EVEN and GEN/CHK should be tied to VCC or GND with no resistor  
for optimum results.  
2. The PAx pin input is internally disabled during parity generation. This means  
that when generating parity in the A-to-B direction, there is no need to add a  
pull-up resistor to guarantee state. The pin will still function properly as the  
parity output for the B-to-A direction.  
V
CC  
A14  
A15  
GND  
PA  
GND  
PB  
2
2
OEBA  
LEBA  
CLKBA  
ODD/EVEN  
Capacitance (TA = 25°C, f = 1 MHz)  
Parameters(1)  
Description  
Test Conditions  
Typ  
Max.  
Units  
CIN  
CI/O  
CO  
Input Capacitance  
I/O Capacitance  
Open Drain Capacitance  
VIN = 0V  
VOUT = 0V  
VOUT = 0V  
4.5  
5.5  
4.5  
6.0  
8.0  
6.0  
pF  
pF  
pF  
Note:  
1. This parameter is determined by device characterization but is not production tested.  
PS2080A 01/15/95  
3
12345678

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