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NLU3G14MUTCG

更新时间： 2024-01-01 18:59:42
品牌 Logo 应用领域
安森美 - ONSEMI 栅输入元件逻辑集成电路触发器
页数 文件大小 规格书
8页 85K
描述
3G SERIES, TRIPLE 1-INPUT INVERT GATE, DSO8, 1.80 X 1.20 MM, 0.40 MM PITCH, LEAD FREE, UDFN-8

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NLU3G14MUTCG 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DFN包装说明：1.80 X 1.20 MM, 0.40 MM PITCH, LEAD FREE, UDFN-8
针数：8Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.71
系列：3GJESD-30 代码：R-XDSO-N8
JESD-609代码：e4长度：1.8 mm
负载电容（CL）：50 pF逻辑集成电路类型：INVERTER
最大I（ol）：0.004 A湿度敏感等级：1
功能数量：3输入次数：1
端子数量：8最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：UNSPECIFIED
封装代码：VSON封装等效代码：SOLCC8,.05,16
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, VERY THIN PROFILE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.8/5 VProp。Delay @ Nom-Sup：20.5 ns
传播延迟（tpd）：20.5 ns认证状态：Not Qualified
施密特触发器：YES座面最大高度：0.55 mm
子类别：Gates最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.4 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：1.2 mmBase Number Matches：1

NLU3G14MUTCG 数据手册

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NLU3G14  
Triple Schmitt-Trigger  
Inverter  
The NLU3G14 MiniGatet is an advanced high−speed CMOS  
triple Schmitt−trigger inverter in ultra−small footprint.  
The NLU3G14 input and output structures provide protection when  
voltages up to 7.0 V are applied, regardless of the supply voltage.  
The NLU3G14 can be used to enhance noise immunity or to square  
up slowly changing waveforms.  
www.onsemi.com  
MARKING  
DIAGRAMS  
Features  
8
• High Speed: t = 4.0 ns (Typ) @ V = 5.0 V  
PD  
CC  
UXM  
G
UDFN8  
CASE 517AJ  
• Low Power Dissipation: I = 1 mA (Max) at T = 25°C  
CC  
A
1
• Power Down Protection Provided on inputs  
• Balanced Propagation Delays  
UDFN8  
1.45 x 1.0  
CASE 517BZ  
X M  
1
• Overvoltage Tolerant (OVT) Input and Output Pins  
• Ultra−Small Packages  
• These are Pb−Free Devices  
UDFN8  
1.6 x 1.0  
CASE 517BY  
X M  
1
1
2
3
4
8
7
6
5
IN A1  
OUT Y3  
IN A2  
V
CC  
UDFN8  
1.95 x 1.0  
CASE 517CA  
X M  
OUT Y1  
IN A3  
1
UX, A or LA = Specific Device Code  
M
G
= Date Code  
= Pb−Free Package  
GND  
OUT Y2  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 4 of this data sheet.  
Figure 1. Pinout (Top View)  
1
IN A1  
IN A2  
IN A3  
OUT Y2  
OUT Y2  
OUT Y3  
1
1
PIN ASSIGNMENT  
Figure 2. Logic Symbol  
1
2
3
4
5
6
7
8
IN A1  
OUT Y3  
IN A2  
GND  
FUNCTION TABLE  
OUT Y2  
A
Y
IN A3  
L
H
H
L
OUT Y1  
V
CC  
© Semiconductor Components Industries, LLC, 2016  
1
Publication Order Number:  
July, 2016 − Rev. 4  
NLU3G14/D  
12345678

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