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Datasheet > 逻辑 > 触发器/锁存器> N74F114N
N74F114N PDF预览

N74F114N

更新时间： 2024-02-26 14:51:19
品牌 Logo 应用领域
恩智浦 - NXP 触发器锁存器逻辑集成电路光电二极管输入元件时钟
页数 文件大小 规格书
6页 51K
描述
Dual J-K negative edge-triggered flip-flop with common clock and reset

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N74F114N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP14,.3Reach Compliance Code：unknown
风险等级：5.92JESD-30 代码：R-PDIP-T14
JESD-609代码：e0逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：80000000 Hz最大I（ol）：0.02 A
功能数量：2端子数量：14
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP14,.3封装形状：RECTANGULAR
封装形式：IN-LINE电源：5 V
最大电源电流（ICC）：21 mA子类别：FF/Latches
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
触发器类型：NEGATIVE EDGEBase Number Matches：1

N74F114N 数据手册

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Philips Semiconductors  
Product specification  
Dual J-K negative edge-triggered flip-flop  
with common clock and reset  
74F114  
DESCRIPTION  
PIN CONFIGURATION  
The 74F114, Dual Negative edge-triggered JK-Type Flip-Flop with  
common clock and reset inputs, features individual J, K, Clock (CP),  
Set (SD) and Reset (RD) inputs, true and complementary outputs.  
The SD and RD inputs, when Low, set or reset the outputs as shown  
in the Function Table regardless of the level at the other inputs.  
RD  
K0  
1
2
3
4
5
14  
V
CC  
13 CP  
12 K1  
11 J1  
J0  
SD0  
Q0  
A High level on the clock (CP) input enables the J and K inputs and  
data will be accepted. The logic levels and data will be accepted.  
The logic levels at the J and K inputs may be allowed to change  
while the CP is High and flip-flop will perform according to the  
Function Table as long as minimum setup and hold times are  
observed. Output changes are initiated by the High-to-Low transition  
of the CP.  
10 SD1  
Q0  
6
7
9
8
Q1  
Q1  
GND  
SF00110  
ORDERING INFORMATION  
TYPICAL  
COMMERCIAL RANGE  
= 5V ±10%,  
SUPPLY CURRENT  
(TOTAL)  
TYPE  
TYPICAL f  
MAX  
V
CC  
DESCRIPTION  
PKG. DWG. #  
T
amb  
= 0°C to +70°C  
74F114  
100MHz  
15mA  
14-pin plastic DIP  
14-pin plastic SO  
N74F114N  
SOT27-1  
N74F114D  
SOT108-1  
INPUT AND OUTPUT LOADING AND FAN-OUT TABLE  
PINS  
J0, J1  
DESCRIPTION  
74F (U.L.) HIGH/LOW  
LOAD VALUE HIGH/LOW  
20µA/0.6mA  
J inputs  
K inputs  
1.0/1.0  
1.0/1.0  
1.0/5.0  
1.0/10.0  
1.0/8.0  
50/33  
K0, K1  
20µA/0.6mA  
SD0, SD1  
RD  
Set inputs (active Low)  
Reset input (active Low)  
Clock Pulse input (active falling edge)  
Data outputs  
20µA/3.0mA  
20µA/6.0mA  
CP  
20µA/4.8mA  
Q0, Q0; Q1, Q1  
1.0mA/20mA  
NOTE: One (1.0) FAST unit load is defined as: 20µA in the High state and 0.6mA in the Low state.  
LOGIC SYMBOL  
IEC/IEEE SYMBOL  
3
11  
J1  
2
12  
1
R
13  
C1  
J0  
K0  
K1  
13  
4
CP  
SD0  
4
3
2
5
6
S
1K  
1J  
1
RD0  
SD1  
10  
Q1 Q1  
Q0 Q0  
10  
11  
12  
9
8
9
8
5
6
V
= Pin 14  
CC  
GND = Pin 7  
SF00112  
SF00111  
1
1996 Mar 14  
853–0340 16572  
123456

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与N74F114N相关器件

型号 品牌 获取价格 描述 数据表
N74F114N-B PHILIPS

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 		J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, PDIP14
N74F11D NXP

获取价格

 		Triple 3-input NAND gate
N74F11D,602 NXP

获取价格

 		74F11 - Triple 3-input AND gate SOIC 14-Pin
N74F11D-T ETC

获取价格

 		Triple 3-input AND Gate
N74F11N NXP

获取价格

 		Triple 3-input NAND gate
N74F11N,602 NXP

获取价格

 		74F11 - Triple 3-input AND gate DIP 14-Pin
N74F1240D NXP

获取价格

 		Octal inverter buffer 3-State
N74F1240D PHILIPS

获取价格

 		Bus Driver, 2-Func, 4-Bit, Inverted Output, TTL, PDSO20,
N74F1240DB ETC

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 		Dual 4-Bit Inverting Buffer/Driver
N74F1240D-T ETC

获取价格

 		Dual 4-Bit Inverting Buffer/Driver

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