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MT58L256V32FS-8.5IT

更新时间： 2023-07-15 00:00:00

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		静态存储器内存集成电路
页数	文件大小	规格书
27页	417K
描述
Cache SRAM, 256KX32, 8.5ns, CMOS, PQFP100, PLASTIC, TQFP-100

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MT58L256V32FS-8.5IT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP,
针数：	100	Reach Compliance Code：	unknown
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.43	最长访问时间：	8.5 ns
JESD-30 代码：	R-PQFP-G100	JESD-609代码：	e0
长度：	20 mm	内存密度：	8388608 bit
内存集成电路类型：	CACHE SRAM	内存宽度：	32
湿度敏感等级：	3	功能数量：	1
端子数量：	100	字数：	262144 words
字数代码：	256000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	256KX32	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	RECTANGULAR
封装形式：	FLATPACK, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

MT58L256V32FS-8.5IT 数据手册

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8Mb: 512K x 18, 256K x 32/36

FLOW-THROUGH SYNCBURST SRAM

GENERAL DESCRIPTION (continued)

enables (BWx#) and global write (GW#). Note that

CE2# is not available on the T Version.

devices, BWa# controls DQa pins and DQPa; BWb#

controls DQb pins and DQPb; BWc# controls DQc pins

and DQPc; BWd# controls DQd pins and DQPd. GW#

LOW causes all bytes to be written. Parity bits are only

available on the x18 and x36 versions.

Micron’s 8Mb SyncBurst SRAMs operate from a +3.3V

V^DDpower supply, and all inputs and outputs are TTL-

compatible. Users can choose either a 3.3V or 2.5V I/O

version. The device is ideally suited for 486, Pentium^®,

680x0 and PowerPC systems and those systems that ben-

efit from a wide synchronous data bus. The device is also

ideal in generic 16-, 18-, 32-, 36-, 64-, and 72-bit-wide

applications.

Asynchronousinputsincludetheoutputenable(OE#),

clock (CLK) and snooze enable (ZZ). There is also a burst

mode input (MODE) that selects between interleaved

and linear burst modes. The data-out (Q), enabled by

OE#, is also asynchronous. WRITE cycles can be from

one to two bytes wide (x18) or from one to four bytes wide

(x32/x36), as controlled by the write control inputs.

Burst operation can be initiated with either address

status processor (ADSP#) or address status controller

(ADSC#) inputs. Subsequent burst addresses can be in-

ternally generated as controlled by the burst advance

input (ADV#).

Address and write control are registered on-chip to

simplify WRITE cycles. This allows self-timed WRITE

cycles. Individual byte enables allow individual bytes to

be written. During WRITE cycles on the x18 device, BWa#

controls DQa pins and DQPa; BWb# controls DQb pins

and DQPb. During WRITE cycles on the x32 and x36

Please refer to Micron’S Web site (www.micron.com/

sramds) for the latest data sheet.

TQFP PINOUTS

At the time of the writing of this data sheet, there are

two pinouts in the industry. Micron will support both

pinouts for this part.

8Mb: 512K x 18, 256K x 32/36 Flow-Through SyncBurst SRAM

MT58L512L18F_C.p65 – Rev. 2/02

Micron Technology, Inc., reserves the right to change products or specifications without notice.

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型号	品牌	获取价格	描述	数据表
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MT58L256V32FT-10.5	CYPRESS	获取价格	Standard SRAM, 256KX32, 9ns, CMOS, PQFP100, MS-026, TQFP-100
MT58L256V32FT-10IT	CYPRESS	获取价格	Cache SRAM, 256KX32, 10ns, CMOS, PQFP100, PLASTIC, TQFP-100
MT58L256V32FT-15	CYPRESS	获取价格	Standard SRAM, 256KX32, 10ns, CMOS, PQFP100, MS-026, TQFP-100
MT58L256V32FT-7.5	CYPRESS	获取价格	Cache SRAM, 256KX32, 7.5ns, CMOS, PQFP100, PLASTIC, TQFP-100
MT58L256V32FT-8	CYPRESS	获取价格	Standard SRAM, 256KX32, 6.8ns, CMOS, PQFP100, MS-026, TQFP-100
MT58L256V32FT-8.5	CYPRESS	获取价格	Cache SRAM, 256KX32, 8.5ns, CMOS, PQFP100, PLASTIC, TQFP-100
MT58L256V32FT-8.5IT	CYPRESS	获取价格	Cache SRAM, 256KX32, 8.5ns, CMOS, PQFP100, PLASTIC, TQFP-100
MT58L256V32P	MICRON	获取价格	8Mb: 512K x 18, 256K x 32/36 PIPELINED, SCD SYNCBURST SRAM
MT58L256V32PB-6.6	CYPRESS	获取价格	Standard SRAM, 256KX32, 3.8ns, CMOS, PBGA119, 14 X 22 MM, BGA-119

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