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MC10E150

更新时间: 2024-02-24 08:32:40
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安森美 - ONSEMI /
页数 文件大小 规格书
4页 107K
描述
6-BIT D LATCH

MC10E150 技术参数

是否无铅:不含铅生命周期:Active
零件包装代码:QLCC包装说明:LEAD FREE, PLASTIC, LCC-28
针数:28Reach Compliance Code:unknown
风险等级:5.72Is Samacsys:N
其他特性:NECL MODE: VCC = 0V WITH VEE = -4.2V TO -5.7V系列:10E
JESD-30 代码:S-PQCC-J28JESD-609代码:e3
长度:11.505 mm逻辑集成电路类型:D LATCH
湿度敏感等级:NOT SPECIFIED位数:6
功能数量:1端子数量:28
最高工作温度:85 °C最低工作温度:
输出特性:OPEN-EMITTER输出极性:COMPLEMENTARY
封装主体材料:PLASTIC/EPOXY封装代码:QCCJ
封装形状:SQUARE封装形式:CHIP CARRIER
峰值回流温度(摄氏度):260传播延迟(tpd):0.8 ns
认证状态:COMMERCIAL座面最大高度:4.57 mm
最大供电电压 (Vsup):5.7 V最小供电电压 (Vsup):4.2 V
标称供电电压 (Vsup):5 V表面贴装:YES
技术:ECL温度等级:OTHER
端子面层:MATTE TIN端子形式:J BEND
端子节距:1.27 mm端子位置:QUAD
处于峰值回流温度下的最长时间:40触发器类型:LOW LEVEL
宽度:11.505 mm最小 fmax:900 MHz
Base Number Matches:1

MC10E150 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E150 contains six D-type latches with differential  
outputs. When both Latch Enables (LEN1, LEN2) are LOW, the latch is  
transparent and input data transitions propagate through to the output. A  
logic HIGH on either LEN1 or LEN2 (or both) latches the data. The Master  
Reset (MR) overrides all other controls to set the Q outputs low.  
800ps Max. Propagation Delay  
6-BIT D LATCH  
Extended 100E V  
Range of – 4.2V to – 5.46V  
75kInput Pulldown Resistors  
EE  
LOGIC DIAGRAM  
Q
Q
D
D
D
D
D
0
0
R
R
R
R
0
Q
Q
D
D
D
1
1
2
3
1
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
Q
Q
2
2
Q
Q
3
3
Q
Q
D
4
4
5
D
D
Pinout: 28-Lead PLCC (Top View)  
R
4
MR LEN2 LEN1  
NC  
22  
V
Q
Q
5
CCO  
21  
5
25  
24  
23  
20  
19  
D
18  
17  
16  
15  
14  
13  
Q
Q
V
26  
5
Q
Q
4
D
5
5
D
R
27  
28  
4
4
D
3
CC  
LEN1  
LEN2  
V
1
2
Q
EE  
3
3
2
2
MR  
D
Q
Q
Q
2
D
D
3
1
PIN NAMES  
Pin  
4
0
12  
Function  
D
– D  
Data Inputs  
5
6
7
8
9
10  
11  
0
5
LEN1, LEN2  
Latch Enables  
Master Reset  
True Outputs  
NC  
V
Q
Q
Q
Q
V
CCO  
CCO  
0
0
1
1
MR  
Q
Q
– Q  
– Q  
0
0
5
5
* All V  
and V  
pins are tied together on the die.  
CC  
CCO  
Inverting Outputs  
12/93  
Motorola, Inc. 1996  
REV 2  

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