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MAX3880ECB-T PDF预览

MAX3880ECB-T

更新时间： 2024-01-13 04:51:38
品牌 Logo 应用领域
美信 - MAXIM ATM异步传输模式电信电信集成电路
页数 文件大小 规格书
12页 277K
描述
Serial to Parallel/Parallel to Serial Converter, 1-Func, PQFP64, 10 X 10 MM, 1 MM HEIGHT, MS-026ACD-HD, TQFP-64

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MAX3880ECB-T 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：HTFQFP, TQFP64,.47SQ
针数：64Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.44
应用程序：SONET;SDHJESD-30 代码：S-PQFP-G64
JESD-609代码：e0长度：10 mm
湿度敏感等级：1功能数量：1
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HTFQFP封装等效代码：TQFP64,.47SQ
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：245电源：3.3 V
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：ATM/SONET/SDH ICs最大压摆率：0.38 mA
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：ATM/SONET/SDH SERIAL TO PARALLEL/PARALLEL TO SERIAL CONVERTER温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

MAX3880ECB-T 数据手册

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+3.3V, 2.488Gbps, SDH/SONET  
1:16 Deserializer with Clock Recovery  
PHADJ+ PHADJ-  
FIL+ FIL-  
V
CC  
50Ω  
PD15+  
PD15-  
Q
D
SDI+  
SDI-  
LVDS  
CK  
AMP  
16-BIT  
DEMULTIPLEXER  
MUX  
PHASE &  
FREQUENCY  
DETECTOR  
LOOP  
FILTER  
VCO  
SLBI+  
SLBI-  
PD1+  
PD1-  
AMP  
LVDS  
LVDS  
50Ω  
PD0+  
PD0-  
V
CC  
SIS  
MAX3880  
SYNC-  
PCLK+  
PCLK-  
CLOCK  
DIVIDER  
LVDS  
LVDS  
100Ω  
SYNC+  
TTL  
LOL  
Figure 3. MAX3880 Functional Diagram  
dissipation by using a fully differential signal architec-  
ture and low-noise design techniques. The PLL recov-  
ers the serial clock from the serial input data stream.  
The demultiplexer generates a 16-bit-wide 155Mbps  
parallel data output.  
Detailed Description  
The MAX3880 deserializer with clock recovery converts  
2.488Gbps serial data to 16-bit-wide, 155Mbps parallel  
data. The device combines a fully integrated phase-  
locked loop (PLL), input amplifier, data retiming block,  
16-bit demultiplexer, clock divider, and LVDS output  
buffer (Figure 3). The PLL consists of a phase/frequen-  
cy detector (PFD), a loop filter, and a voltage-controlled  
oscillator (VCO). The MAX3880 is designed to deliver  
the best combination of jitter performance and power  
The synchronization inputs (SYNC+, SYNC-) realign the  
output data word. Realignment is guaranteed to occur  
within two complete PCLK cycles of the SYNC signal’s  
positive transition. During synchronization, the first  
incoming bit of data during that PCLK cycle is  
6
_______________________________________________________________________________________  
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