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MAX3679A

更新时间： 2024-02-25 15:41:46
品牌 Logo 应用领域
美信 - MAXIM 晶体时钟发生器
页数 文件大小 规格书
11页 387K
描述
+3.3V, Low-Jitter Crystal to LVPECL Clock Generator

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MAX3679A 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred包装说明：QCCN, LCC32,.2SQ,20
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.52
JESD-30 代码：S-PQCC-N32JESD-609代码：e3
湿度敏感等级：1端子数量：32
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：QCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：3.3 V认证状态：Not Qualified
子类别：Clock Generators最大压摆率：100 mA
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIEDuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

MAX3679A 数据手册

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+3.3V, Low-Jitter Crystal to LVPECL  
Clock Generator  
MX3679A  
ELECTRICAL CHARACTERISTICS (continued)  
(V  
= +3.0V to +3.6V, T = -40°C to +85°C, unless otherwise noted. Typical values are at V  
= +3.3V, T = +25°C, unless other-  
CC A  
CC  
A
wise noted.) (Notes 1, 2, and 3)  
PARAMETER  
Input High Current  
Input Low Current  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
μA  
I
V
V
= V  
CC  
80  
IH  
IN  
IN  
I
= 0V  
-80  
μA  
IL  
REF_IN SPECIFICATIONS (Input DC- or AC-Coupled)  
PLL enabled  
PLL bypassed  
25  
Reference Clock Frequency  
MHz  
320  
Input-Voltage High  
V
2.0  
V
IH  
Input-Voltage Low  
V
0.8  
V
IL  
Input High Current  
I
V
V
= V  
CC  
240  
μA  
μA  
%
IH  
IN  
IN  
Input Low Current  
I
= 0V  
-240  
30  
IL  
Reference Clock Duty Cycle  
Input Capacitance  
PLL enabled  
70  
2.5  
pF  
QA_C SPECIFICATIONS  
Output High Voltage  
Output Low Voltage  
Output Rise/Fall Time  
V
QA_C sourcing 12mA  
QA_C sinking 12mA  
(Notes 3, 6)  
2.6  
V
V
OH  
V
0.4  
1000  
58  
OL  
250  
42  
500  
50  
ps  
PLL enabled  
Output Duty-Cycle Distortion  
%
PLL bypassed (Note 5)  
40  
60  
Output Impedance  
14  
ꢀ
CLOCK OUTPUT AC SPECIFICATIONS  
VCO Frequency Range  
625  
0.36  
0.14  
MHz  
12kHz to 20MHz  
1.0  
Random Jitter (Note 7)  
RJ  
ps  
RMS  
RMS  
1.875MHz to 20MHz  
Deterministic Jitter Due to  
Supply Noise  
LVPECL output (Notes 7, 8, 9)  
5.0  
ps  
P-P  
LVPECL output  
LVCMOS output  
-59  
-47  
Spurs Induced by Power-Supply  
Noise (Notes 7, 9, 10)  
dBc  
dBc  
Nonharmonic and Subharmonic  
Spurs  
-70  
15  
Between QB0 and QB1  
Output Skew  
ps  
Between QA and QB0 or QB1,  
PECL outputs  
20  
f = 1kHz  
-124  
-125  
-130  
-145  
-153  
f = 10kHz  
f = 100kHz  
f = 1MHz  
f > 10MHz  
Clock Output SSB Phase Noise  
at 125MHz (Note 11)  
dBc/Hz  
Note 1: A series resistor of up to 10.5Ω is allowed between V  
and V  
for filtering supply noise when system power-supply  
CCA  
CC  
tolerance is V  
= 3.3V 5ꢀ. See Figure 2.  
CC  
_______________________________________________________________________________________  
3
1234567...11

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