M61541FP

更新时间： 2024-01-23 12:12:06

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瑞萨 - RENESAS		音频控制集成电路消费电路商用集成电路电子
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描述
6ch Electronic Volume with Tone Control

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M61541FP 技术参数

生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	7 X 7 MM, 0.65 MM PITCH, PLASTIC, TQFN-40	针数：	40
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.82
Is Samacsys：	N	其他特性：	IT ALSO NEED 7V ANALOG SUPPLY
商用集成电路类型：	VOLUME CONTROL CIRCUIT	谐波失真：	0.1%
JESD-30 代码：	S-PQFP-G40	长度：	7 mm
频带数量：	2	信道数量：	6
功能数量：	1	端子数量：	40
最高工作温度：	75 °C	最低工作温度：	-20 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP40,.35SQ	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	电源：	3.3,+-7 V
认证状态：	Not Qualified	座面最大高度：	1.7 mm
子类别：	Audio Control ICs	最大压摆率：	42 mA
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	3 V
表面贴装：	YES	温度等级：	COMMERCIAL EXTENDED
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	宽度：	7 mm
Base Number Matches：	1

M61541FP 数据手册

M61541FP

Preliminary

Relationship Between Data and Clock

Make "H" at the timing which

DATA of D0-D23 make latch.

Data signal is read at the rising edge of CLOCK.

DATA

D21

D22

D23

CLOCK

When DATA is "H", latch signal is

created at the falling edge of CLOCK.

When CLOCK is "L" and latch signal is created,

latch signal is read at the falling edge of DATA.

Clock and Data Timings

DATA

LATCH

t_cr

(D0 D23)

75%

25%

tSLD tHLD

tSC

tSLD

tHLD tSHD tHHD

75%

50%

25%

CLOCK

tWLC

tWHC

Timing Definition of Digital Block

Limits

Parameter

CLOCK cycle time

Symbol

Unit

Min

Typ

Max

tcr

CLOCK pulse width ("H" level)

CLOCK pulse width ("L" level)

Rising time of clock and data

Falling time of clock and data

DATA setup time (Rising time of clock)

tWHC

tWLC

3.2

0.8

µs

tSHD

1.6

DATA setup time (Falling time of clock) tSLD

DATA hold time ("H" level)

DATA hold time ("L" level)

CLOCK setup time

tHHD

tHLD

tSC

Rev.1.0 Sep 09, 2004 page 5 of 15

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