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M366S1654CTS-L7A

更新时间： 2024-01-14 04:14:23
品牌 Logo 应用领域
三星 - SAMSUNG 存储内存集成电路光电二极管动态存储器时钟
页数 文件大小 规格书
11页 163K
描述
16Mx64 SDRAM DIMM based on 16Mx16, 4Banks, 8K Refresh, 3.3V Synchronous DRAMs with SPD

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M366S1654CTS-L7A 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIMM包装说明：DIMM, DIMM168
针数：168Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.32
风险等级：5.92Is Samacsys：N
访问模式：SINGLE BANK PAGE BURST最长访问时间：5.4 ns
其他特性：AUTO/SELF REFRESH最大时钟频率 (fCLK)：133 MHz
I/O 类型：COMMONJESD-30 代码：R-XDMA-N168
内存密度：1073741824 bit内存集成电路类型：SYNCHRONOUS DRAM MODULE
内存宽度：64湿度敏感等级：1
功能数量：1端口数量：1
端子数量：168字数：16777216 words
字数代码：16000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：16MX64输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：DIMM
封装等效代码：DIMM168封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY峰值回流温度（摄氏度）：225
电源：3.3 V认证状态：Not Qualified
刷新周期：8192自我刷新：YES
最大待机电流：0.008 A子类别：DRAMs
最大压摆率：0.88 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

M366S1654CTS-L7A 数据手册

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PC133/PC100 Unbuffered DIMM  
M366S1654CTS  
AC OPERATING TEST CONDITIONS (VDD = 3.3V ± 0.3V, TA = 0 to 70°C)  
Parameter  
AC input levels (Vih/Vil)  
Value  
2.4/0.4  
1.4  
Unit  
V
Input timing measurement reference level  
Input rise and fall time  
V
tr/tf = 1/1  
1.4  
ns  
V
Output timing measurement reference level  
Output load condition  
See Fig. 2  
3.3V  
Vtt = 1.4V  
1200W  
50W  
VOH (DC) = 2.4V, IOH = -2mA  
VOL (DC) = 0.4V, IOL = 2mA  
·
·
·
·
Output  
Output  
Z0 = 50W  
50pF  
50pF  
870W  
(Fig. 1) DC output load circuit  
(Fig. 2) AC output load circuit  
OPERATING AC PARAMETER  
(AC operating conditions unless otherwise noted)  
Version  
Parameter  
Symbol  
Unit  
Note  
- 7C  
15  
- 7A  
15  
- 1H  
20  
-1L  
20  
20  
20  
50  
Row active to row active delay  
RAS to CAS delay  
tRRD(min)  
tRCD(min)  
tRP(min)  
ns  
ns  
1
1
1
1
15  
20  
20  
Row precharge time  
15  
20  
20  
ns  
tRAS(min)  
tRAS(max)  
tRC(min)  
45  
45  
50  
ns  
Row active time  
100  
2
us  
Row cycle time  
60  
65  
70  
70  
ns  
1
2,5  
5
Last data in to row precharge  
Last data in to Active delay  
Last data in to new col. address delay  
Last data in to burst stop  
tRDL(min)  
tDAL(min)  
tCDL(min)  
tBDL(min)  
tCCD(min)  
CLK  
-
2 CLK + tRP  
1
1
1
2
1
CLK  
CLK  
CLK  
2
2
Col. address to col. address delay  
3
CAS latency=3  
CAS latency=2  
Number of valid output data  
ea  
4
Notes :  
1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time  
and then rounding off to the next higher integer.  
2. Minimum delay is required to complete write.  
3. All parts allow every cycle column address change.  
4. In case of row precharge interrupt, auto precharge and read burst stop.  
5. In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.  
SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.  
Rev. 0.1 Sept. 2001  
1...3456789...11

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与M366S1654CTS-L7A相关器件

型号 品牌 描述 获取价格 数据表
M366S1654CTS-L7C SAMSUNG 16Mx64 SDRAM DIMM based on 16Mx16, 4Banks, 8K Refresh, 3.3V Synchronous DRAMs with SPD

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