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IDT72V821L15TFG

更新时间： 2024-01-28 13:05:51
品牌 Logo 应用领域
艾迪悌 - IDT 先进先出芯片
页数 文件大小 规格书
16页 152K
描述
Bi-Directional FIFO, 1KX9, 10ns, Synchronous, CMOS, PQFP64, GREEN, PLASTIC, STQFP-64

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IDT72V821L15TFG 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：PLASTIC, SLIM, TQFP-64针数：64
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.87
Is Samacsys：N最长访问时间：10 ns
最大时钟频率 (fCLK)：66.7 MHz周期时间：15 ns
JESD-30 代码：S-PQFP-G64JESD-609代码：e0
长度：10 mm内存密度：9216 bit
内存集成电路类型：OTHER FIFO内存宽度：9
湿度敏感等级：3功能数量：1
端子数量：64字数：1024 words
字数代码：1000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：1KX9可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP64,.47SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
峰值回流温度（摄氏度）：240电源：3.3 V
认证状态：Not Qualified座面最大高度：1.6 mm
最大待机电流：0.01 A子类别：FIFOs
最大压摆率：0.04 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：20
宽度：10 mmBase Number Matches：1

IDT72V821L15TFG 数据手册

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IDT72V801/72V811/72V821/72V831/72V841/72V851  
COMMERCIALANDINDUSTRIALTEMPERATURERANGE  
containsfour8-bitoffsetregisterswhichcanbeloadedwithdataontheinputs,  
However,writingalloffsetregistersdoesnothavetooccuratonetime. One  
orreadontheoutputs. SeeFigure3fordetailsofthesizeoftheregistersand ortwooffsetregisters canbe writtenandthenbybringingLDA (LDB)HIGH,  
thedefaultvalues. FIFOA(B)isreturnedtonormalread/writeoperation.WhenLDA(LDB)isset  
IfFIFOA(B)isconfiguredtohaveprogrammableflags,whentheWENA1 LOW, and WENA1 (WENB1) is LOW, the next offset register in sequence is  
(WENB1)andWENA2/LDA(WENB2/LDB)aresetLOW,dataontheDA(DB) written.  
inputsarewrittenintotheEmpty(LeastSignificantBit)Offsetregisteronthefirst  
ThecontentsoftheoffsetregisterscanbereadontheQA(QB)outputswhen  
LOW-to-HIGHtransitionoftheWCLKA(WCLKB). Dataarewrittenintothe WENA2/LDA (WENB2/LDB) is set LOW and both Read Enables RENA1,  
Empty (Most Significant Bit) Offset register on the second LOW-to-HIGH RENA2(RENB1,RENB2)aresetLOW. DatacanbereadontheLOW-to-HIGH  
transitionofWCLKA(WCLKB),intotheFull(LeastSignificantBit)Offsetregister transitionofthe ReadClockRCLKA(RCLKB).  
onthethirdtransition,andintotheFull(MostSignificantBit)Offsetregisteron  
A read and write should not be performed simultaneously to the offset  
thefourthtransition. ThefifthtransitionofWCLKA(WCLKB)againwritestothe registers.  
Empty(LeastSignificantBit)Offsetregister.  
72V801 - 256 x 9 x 2  
72V811 - 512 x 9 x 2  
72V821 - 1,024 x 9 x 2  
8
8
8
8
7
7
0
0
0
0
8
8
8
8
0
0
0
7
7
8
8
8
8
7
7
0
0
0
0
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB) Reg.  
Empty Offset (LSB) Reg.  
Default Value 007H  
Default Value 007H  
1
1
(MSB)  
0
(MSB)  
00  
Full Offset (LSB)  
Full Offset (LSB) Reg.  
Default Value 007H  
Full Offset (LSB) Reg.  
Default Value 007H  
Default Value 007H  
1
0
0
1
(MSB)  
0
(MSB)  
00  
72V831 - 2,048 x 9 x 2  
72V841 - 4,096 x 9 x 2  
72V851 - 8,192 x 9 x 2  
8
8
8
8
7
0
0
0
0
8
8
8
8
0
0
0
0
8
8
8
8
0
0
0
0
7
7
7
7
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB) Reg.  
Default Value 007H  
3
4
2
(MSB)  
0000  
(MSB)  
00000  
(MSB)  
000  
7
Full Offset (LSB)  
Full Offset (LSB)  
Full Offset (LSB) Reg.  
Default Value 007H  
2
Default Value 007H  
3
Default Value 007H  
4
(MSB)  
0000  
(MSB)  
(MSB)  
000  
00000  
4093 drw 05  
Figure 3. Offset Register Formats and Default Values for the A and B FIFOs  
7
1...45678910...16

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型号 品牌 描述 获取价格 数据表
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