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IC-MPDFN10

更新时间： 2024-01-09 05:51:43
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ICHAUS 输出元件编码器
页数 文件大小 规格书
22页 1471K
描述
8-BIT HALL ANGLE ENCODER WITH RATIOMETRIC OUTPUT

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IC-MPDFN10 数据手册

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iC-MP 8-BIT HALL ANGLE ENCODER  
WITH RATIOMETRIC OUTPUT  
Rev B1, Page 7/22  
ELECTRICAL CHARACTERISTICS  
Operating Conditions: VDD = 5 V ±10 % , Tj = -40 ... 125 °C, unless otherwise stated  
Item Symbol  
No.  
Parameter  
Conditions  
Unit  
Min.  
Typ.  
Max.  
400  
1.3  
503 Vt1()hys  
504 Vt2()hi  
Threshold Hysteresis  
Vt1()hys = Vt1()hi − Vt1()lo  
Vt2()hi = V() - VDD,  
230  
mV  
V
Voltage Threshold hi vs. VDD  
VDD = 5 V ±5%, Tj = 10 ... 40 °C  
505 Vt2()lo  
Voltage Threshold lo vs. VDD  
Vt2()lo = V() - VDD;  
0.7  
V
VDD = 5 V ±5%, Tj = 10 ... 40 °C  
506 Vt2()hys  
507 Vzap()  
508 Izap()  
Threshold Hysteresis  
Vt2()hys = Vt2()hi − Vt2()lo  
20  
150  
7.5  
90  
mV  
V
Permissible Zapping Voltage  
Required Zapping Current  
VDD = 5 V ±5%, Tj = 10 ... 40 °C  
7.3  
7.4  
VDD = 5 V ±5%, Tj = 10 ... 40 °C  
mA  
Serial Interface and Power Save Mode Inputs: MA, SLI, PSMI  
601 Vt()hi  
602 Vt()lo  
603 Vt()hys  
604 Ipu()  
Input Threshold Voltage hi  
Input Threshold Voltage lo  
Input Hysteresis  
2
V
V
0.8  
230  
Vt()hys = Vt()hi − Vt()lo  
V() = 0...VDD − 1 V  
mV  
µA  
Input Pull-up Current  
-240  
0.080  
-120  
5
-10  
10  
605 fclk(MA)  
Permissible Clock Frequency at Normal mode  
MA  
MHz  
606 tzap(MA) Permissible Zapping Cycle at MA Programming mode,  
VDD = 5 V ±5%, Tj = 10 ... 40 °C  
Time from MA last edge to SLO lo → hi  
Serial Interface and Power Save Mode Outputs: SLO, PSMO  
4.5  
5.5  
15  
µs  
µs  
607 tout(MA)  
Interface Timeout  
701 Vs()hi  
702 Vs()lo  
703 Isc()hi  
704 Isc()lo  
705 tr()  
Saturation Voltage hi  
Saturation Voltage lo  
Short-Circuit Current hi  
Short-Circuit Current lo  
Rise Time  
Vs()hi = VDD − V(), I() = -4 mA  
I() = 4 mA  
0.4  
0.4  
-10  
90  
V
V
V() = 0 V  
-90  
10  
mA  
mA  
ns  
ns  
V() = VDD  
CL() = 50 pF, V(): 20 → 80%  
CL() = 50 pF, V(): 80 → 20%  
60  
706 tf()  
Fall Time  
60  
I/O Interface NERR  
801 Vs()lo  
802 Ilk()  
Saturation Voltage lo  
Leakage Current  
I() = 4 mA  
0.4  
5
V
V() = 0...VDD, PSMI = hi  
V() = VDD  
-5  
µA  
mA  
803 Isc()lo  
Short-Circuit Current lo  
4.5  
90  
Test Signals at NERR, LAO, PSMO (iC-Haus device test only)  
902 VREF  
Reference Voltage at LAO  
Op. mode: Test 2  
Op. mode: Test 0  
45  
50  
2
55  
%VDD  
Vpp  
904 Vpp(PSIN) Pos. Sine Sensor AC Signal  
at NERR  
905 Vdc(PSIN) Pos. Sine Sensor DC Signal  
at NERR  
Op. mode: Test 0  
Op. mode: Test 0  
Op. mode: Test 0  
Op. mode: Test 1  
Op. mode: Test 1  
Op. mode: Test 1  
VREF  
2
V
Vpp  
V
906 Vpp(PCOS) Pos. Cosine Sensor AC Signal  
at LAO  
907 Vdc(PCOS) Pos. Cosine Sensor DC Signal  
at LAO  
VREF  
2
908 Vpp(NSIN) Neg. Sine Sensor AC Signal  
at NERR  
Vpp  
V
909 Vdc(NSIN) Neg. Sine Sensor DC Signal  
at NERR  
VREF  
2
910 Vpp(NCOS)Neg. Cosine Sensor AC Signal  
at LAO  
Vpp  
V
911 Vdc(NCOS) Neg. Cosine Sensor DC Signal Op. mode: Test 1  
at LAO  
VREF  
912 dVoff()  
Diff. Sine and Cosine Signal  
Offsets  
dVoff() = V(PSIN) − V(NSIN),  
-50  
50  
mV  
dVoff() = V(PCOS) − V(NCOS)  
913 VR()  
Sine/Cosine AC Signal Ratio  
VR() = V(PSIN) / V(PCOS),  
VR() = V(NSIN) / V(NCOS)  
0.95  
1.05  
1...45678910...22

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