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HY5V52ELMP-HI

更新时间： 2024-02-01 16:17:30

品牌	Logo	应用领域
海力士 - HYNIX		时钟动态存储器内存集成电路
页数	文件大小	规格书
14页	172K
描述
Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, FBGA-90

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HY5V52ELMP-HI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TFBGA, BGA90,9X15,32	针数：	90
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.82
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	5.4 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PBGA-B90	JESD-609代码：	e1
长度：	13 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	32
功能数量：	1	端口数量：	1
端子数量：	90	字数：	8388608 words
字数代码：	8000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	8MX32	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA90,9X15,32
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	2,4,8,FP	最大待机电流：	0.002 A
子类别：	DRAMs	最大压摆率：	0.28 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	20	宽度：	8 mm
Base Number Matches：	1

HY5V52ELMP-HI 数据手册

Synchronous DRAM Memory 256Mbit (8Mx16bit *2stack)

HY5V52E(L)M(P)-xI Series

DESCRIPTION

The Hynix HY5V52E(L)M(P)-xI series is a 268,435,456bit CMOS Synchronous DRAM, ideally suited for the memory

applications which require wide data I/O and high bandwidth. HY5V52E(L)M(P)-xI is organized as 4banks of 2,097,152

x 32.

HY5V52E(L)M(P)-xI is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and

outputs are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve

very high bandwidth. All input and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write

cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count sequence(se-

quential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate command or

can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined design is not re-

stricted by a '2N' rule)

FEATURES

•

Voltage on VDD and VDDQ

•

Auto refresh and self refresh

- HY5V52E(L)M(P)-xI Series: 3.3V

All device pins are compatible with LVTTL interface

90Ball FBGA with 0.8mm of pin pitch

4096 Refresh cycles / 64ms

•

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 or full page for Sequential Burst

- 1, 2, 4 or 8 for Interleave Burst

Programmable CAS Latency ; 2, 3 Clocks

Burst Read Single Write operation

All inputs and outputs referenced to positive edge of

system clock

•

Data mask function by DQM0,1, 2 and 3

Internal four banks operation

Rev. 1.0 / Nov. 2005

123 4 5 6 7...14

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与HY5V52ELMP-HI相关器件

型号	品牌	描述	获取价格	数据表
HY5V52EM-6I	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, FB	获取价格
HY5V52EM-H	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, FB	获取价格
HY5V52EM-HI	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, FB	获取价格
HY5V52EMP-6	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, LE	获取价格
HY5V52EMP-H	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, LE	获取价格
HY5V52EMP-HI	HYNIX	Synchronous DRAM, 8MX32, 5.4ns, CMOS, PBGA90, 8 X 13 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, LE	获取价格

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