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GAL16V8B-25LP

更新时间： 2024-02-09 03:08:10

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莱迪思 - LATTICE		可编程逻辑器件光电二极管输入元件时钟
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23页	395K
描述
High Performance E2CMOS PLD Generic Array Logic

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GAL16V8B-25LP 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	PLASTIC, DIP-20
针数：	20	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.18	Is Samacsys：	N
其他特性：	REGISTER PRELOAD; POWER-UP RESET	架构：	PAL-TYPE
最大时钟频率：	37 MHz	JESD-30 代码：	R-PDIP-T20
JESD-609代码：	e0	长度：	26.125 mm
专用输入次数：	8	I/O 线路数量：	8
输入次数：	18	输出次数：	8
产品条款数：	64	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	8 DEDICATED INPUTS, 8 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP20,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	电源：	5 V
可编程逻辑类型：	EE PLD	传播延迟：	25 ns
认证状态：	Not Qualified	座面最大高度：	4.57 mm
子类别：	Programmable Logic Devices	最大供电电压：	5.5 V
最小供电电压：	4.5 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	宽度：	7.62 mm
Base Number Matches：	1

GAL16V8B-25LP 数据手册

Specifications GAL16V8

REGISTERED MODE

In the Registered mode, macrocells are configured as dedicated

registered outputs or as I/O functions.

mode. Dedicated input or output functions can be implemented

as subsets of the I/O function.

Architecture configurations available in this mode are similar to

the common 16R8 and 16RP4 devices with various permutations

of polarity, I/O and register placement.

Registered outputs have eight product terms per output. I/O's

have seven product terms per output.

The JEDEC fuse numbers, including the User Electronic Signature

(UES) fuses and the Product Term Disable (PTD) fuses, are

shown on the logic diagram on the following page.

All registered macrocells share common clock and output enable

control pins. Any macrocell can be configured as registered or

I/O. Up to eight registers or up to eight I/O's are possible in this

CLK

Registered Configuration for Registered Mode

- SYN=0.

- AC0=1.

- XOR=0 defines Active Low Output.

- XOR=1 defines Active High Output.

- AC1=0 defines this output configuration.

- Pin 1 controls common CLK for the registered outputs.

- Pin 11 controls common OE for the registered outputs.

- Pin 1 & Pin 11 are permanently configured as CLK &

OE.

XOR

Combinatorial Configuration for Registered Mode

- SYN=0.

- AC0=1.

- XOR=0 defines Active Low Output.

- XOR=1 defines Active High Output.

- AC1=1 defines this output configuration.

- Pin 1 & Pin 11 are permanently configured as CLK &

OE.

XOR

Note: The development software configures all of the architecture control bits and checks for proper pin usage automatically.

1996 Data Book

3-68

1 2 345 6 7...23

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型号	品牌	描述	获取价格	数据表
GAL16V8B-25LPI	LATTICE	High Performance E2CMOS PLD Generic Array Logic	获取价格
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GAL16V8B-25QPI	LATTICE	High Performance E2CMOS PLD Generic Array Logic	获取价格
GAL16V8B-30LD/883	LATTICE	EE PLD, 30ns, PAL-Type, CMOS, CDIP20, CERDIP-20	获取价格

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