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ETC5057D PDF预览

ETC5057D

更新时间： 2024-02-27 20:42:20
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 解码器过滤器编解码器电信集成电路电信电路光电二极管LTEPC
页数 文件大小 规格书
18页 155K
描述
SERIAL INTERFACE CODEC/FILTER

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ETC5057D 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.88
Is Samacsys：N压伸定律：A-LAW
滤波器：YES最大增益公差：0.15 dB
JESD-30 代码：R-PDIP-T16JESD-609代码：e0
线性编码：NOT AVAILABLE负电源额定电压：-5 V
功能数量：1端子数量：16
工作模式：SYNCHRONOUS/ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：+-5 V
认证状态：Not Qualified座面最大高度：5.1 mm
子类别：Codecs最大压摆率：11 mA
标称供电电压：5 V表面贴装：NO
技术：CMOS电信集成电路类型：PCM CODEC
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.62 mmBase Number Matches：1

ETC5057D 数据手册

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ETC5054 - ETC5057  
TIMING SPECIFICATIONS  
Symbol  
Parameter  
Min.  
Typ.  
Max.  
Unit  
1/tPM  
Frequency of master clocks  
Depends on the device used and the BCLKR/CLKSEL Pin  
MCLKX and MCLKR  
1.536  
1.544  
2.048  
MHz  
MHz  
MHz  
tWMH  
tWML  
tRM  
Width of Master Clock High  
Width of Master Clock Low  
MCLKX and MCLKR  
160  
160  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
MCLKX and MCLKR  
MCLKX and MCLKR  
MCLKX and MCLKR  
Rise Time of Master Clock  
50  
50  
tFM  
Fall Time of Master Clock  
tPB  
Period of Bit Clock  
485  
160  
160  
488  
15.725  
tWBH  
tWBL  
tRB  
Width of Bit Clock High (VIH = 2.2V)  
Width of Bit Clock Low (VIL = 0.6V)  
Rise Time of Bit Clock (tPB = 488ns)  
Fall Time of Bit Clock (tPB = 488ns)  
50  
50  
tFB  
tSBFM  
Set-up time from BCLKX high to MCLKX falling edge.  
(first bit clock after the leading edge of FSX)  
100  
0
tHBF  
Holding Time from Bit Clock Low to the Frame Sync  
(long frame only)  
ns  
tSFB  
Set-up Time from Frame Sync to Bit Clock (long frame only)  
80  
ns  
ns  
tHBFI  
Hold Time from 3rd Period of Bit Clock  
Low to Frame Sync (long frame only)  
FSX or FSR  
100  
tDZF  
Delay time to valid data from FSX or BCLKX, whichever comes later  
and delay time from FSX to data output disabled.  
(CL = 0pF to 150pF)  
20  
0
165  
ns  
ns  
tDBD  
Delay time from BCLKX high to data valid.  
(load = 150pF plus 2 LSTTL loads)  
180  
165  
tDZC  
tSDB  
tHBD  
tHOLD  
Delay time from BCLKX low to data output disabled.  
Set-up time from DR valid to BCLKR/X low.  
Hold time from BCLKR/X low to DR invalid.  
50  
50  
50  
0
ns  
ns  
ns  
ns  
Holding Time from Bit Clock High to Frame Sync  
(short frame only)  
tSF  
tHF  
Set-up Time from FSX/R to BCLKX/R Low  
(short frame sync pulse) - Note 1  
80  
ns  
ns  
Hold Time from BCLKX/R Low to FSX/R Low  
(short frame sync pulse) - Note 1  
100  
tXDP  
tWFL  
Delay Time to TSXlow (load = 150pF plus 2 LSTTL loads)  
140  
ns  
ns  
Minimum Width of the Frame Sync Pulse (low level)  
64kbit/s operating mode)  
160  
Note 1: For short frame sync timing FSX and FSR must go high while their respective bit clocks are high.  
Figure 1: 64kbits/sTIMING DIAGRAM (see next page for complete timing).  
FSx  
FSR  
7/18  
1...45678910...18

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